Постоянное запоминающее устройство

 

Союз Советских

Социалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (») 527742 (61) Дополнительное к авт. свнд-ву— (22) ЗаЯвлено 30.10.72 (21) 1846344/24 с присоединением заявки № (23) Приоритет— (43) Опубликовано 05.09.76, Бюллетень № 33 (45) Дата опубликования описания 08.07.77

Государственный комитет

Совета 1йннистров СССР оо делам изосретеннй и открытий (áÇ) УДК 628.327.66 (088.8) (72) Автор изобретения

Л. М. Чахоян (71) Заявитель

ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Для этого оно содержит по одному на каждый разряд блоку сложения по модулю два, один вход которого соединен с выходом элемента "ИЛИ", указывающего на неисправность, а другой вход — с соответствующим выходом накопителя.

На чертеже приведена блок-схема предлагаемого постоянного запоминающего устройства.

Устройство содержит регистр адреса 1, дешифратор 2 кода адреса, накопитель 3, элементы

10 "ИЛИ" 4, блоки сложения по модулю два 5.

Входы регистра адреса 1 соединены с адресными шинами 6, а выходы — с соответствующими входами дешифратора кода адреса 2. Выходы дешифратора кода адреса 2 подключены к соответИ ствующим входам накопителя 3. Входы элементов

"ИЛИ" 4 связаны с теми выходами дешифратора кода адреса 2,в адресах которых имеются неисправные разряды. Выходы накопителя 3 подключены к входам соответствующего блока сложения по мо20 дулю два 5, другой вход которых соединен с выходом соответствующего элемента "ИЛИ" 4. Выходы блоков сложения по модулю два 5 соединены с соответствующими разрядными шинами 7 и 8.

В рассматриваемом ПЗУ на восемь адресов по

25 два разряда в каждом считается. что первые пять

Изобретение относится к области вычислительной техники и может быть использовано в цифровых вычислительных машинах.

Известно постоянное запоминающее устройство (ПЗУ) с исправлением информации дефектных запоминающих элементов (разрядов), содержащее регистр адреса, дешифратор кода адреса, накопитель, в котором каждое слово (информация) представляется дважды, в прямом и дополнительном кодах. При обращении к адресу с неисправными разрядами специальным детектором эти ошибки обнаруживаются, выдается сигнал, запрещающий поступление неисправной информации на выход

ПЗУ и осуществляется обращение по новому адресу, в котором хранится информация в дополнитель ном коде. Считанная вновь информация инвертируется и передается на выход ПЗУ в прямом коде.

При такой организации ПЗУ не обнаруживается, а следовательно, не исправляется четное число неисправностей, увеличивается оборудование, так как информация хранится в прямом и дополнительном кодах, затрудняется изменение информации в каком — либо адресе и снижается надежность ПЗУ.

Цель изобретения — повышение надежности

ПЗУ. (51) М. Кл.е G 11 С 17/00

527742

Подписное

Тираж 720

ЦНИИПИ Заказ 917/36

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 адресов без дефектов, а в остальных трех адресах имеются неисправные запоминающие элементы.

При этом неисправные запоминающие элементы должны были хранить в шестом адресе во втором разряде (разрядная шина 8) — "1"; в седьмом адресе в первом разряде (разрядная шина 7) — "1", а во втором разряде — "0", и восьмом адресе в первом разряде — "0"., Код адреса 6 поступает на регистр адреса 1 и согласно коду адреса выбирается один из выходов дешифратора кода адреса 2. Если обращение производится к исправным адресам, то информация этих адресов из накопителя 3 через блок сложения по модулю два 5 поступает без изменений на разрядные шины 7 и 8, так как сигналы на выходах элементов "ИЛИ" 4 соответствуют информации "0",.

При обращении по неисправному адресу, например, к седьмому адресу, в первом разряде которого вместо "Г снитается "0",, а во втором разряде вместо "0" — "1", на выходах элементов "ИЛИ" 4 формируются сигналы, соответствующие информации "1".

Информация первого разряда "О",с выхода накопителя 3 поступает на блок сложения по модулю два 5 и, так как на другой его вход поступает от элемента "ИЛИ" 4 — "1", то на разрядную шину 7 выдается исправная информация "1",. Аналогично исправляется информация второго разряда. На вхо ды блока сложения по модулю два 5 поступают "1"

4 от элемента "ИДИ" 4 и накопителя 3, и на разрядную шину 8 выдается исправная информация "0",.

В случае обращения к адресам с одним неисправным разрядом, например к шестому адресу, 5 сигнал "1" формируется только на выходе элемента

"ИЛИ" соответствующего неисправного разряда и исправляется только информация этого разряда.

Информация остальных разрядов этого слова выдается на разрядные шины без изменений.

Таким образом при обращении к адресам с неисправными разрядами срабатывают элементы

"ИЛИ", соответствующие неисправным разрядам, и с помощью блоков сложения по модулю два, на которые поступаю т информации из накопителя, осуществляется исправление ошибок.

Формула изобретения

Постоянное запоминающее устройство, содержащее регистр адреса, выходы которого соединены с соответствующими входами дешифратора кода адреса, а выходы дешифратора кода адреса подключены к соответствующим входам накопителя и один элемент "ИЛИ" на каждьй разряд, о т л и ч аю щ е е с я тем, что, с целью повышения надежности работы устройства, оно содержит по одному на каждьй разряд блоку сложения по модулю два, один вход которого соединен с выходом элемента

"ИЛИ", а другой вход — с соответствующим выходом накопителя.