Логическое запоминающее устройство

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

Союз Советсиих

Социалистических

Республик (») 529 86

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 14,01,75 (21) 209711 0/24 с присоединением заявки № (23) Приоритет (43) Опубликовано 25.09.76.Бюллетень М 35 (45) Дата опубликования описания 10.12.76

z (51) М. Кл.

G11 С 15/00

Гасударственный комитет

Совета Мнннстров СССР по делам нзооретеннй н открытий (53) УДК

681. 3 27. 6 (088. 8) Е. П. Балашов, В. Ф. Нестерук и Д. В. Пузанков (72) Авторы изобретения

Ленинградский ордена Ленина электротехнический институт имени В. И. Ульянова (Ленина) (71) Заявитель

Изобретение относится к запоминаюшим устройствам.

Известны запоминающие устройства, содержащие накопитель, разрядный и адресные блоки, элементы И и ИЛИ (1$. Такие устройства имеют ограниченные функпиональные возможности.

Из известных запоминающих устройств наиболее близким по техническому решению к предлагаемому является устройство, со- щ держащее числовые линейки, подключенные соответственно через разрядный и адресный блоки управления к регистру слова и регистру признаков обращения и через усилители чтения — к входам выходного элемента ИЛИ 1а и блока регенерапии, выходы которого соединены с входами разрядного блока управления, подключенными к выходам регистра признаков обращения, и шины признаков обращения 121. Это устройство способно оп- ц ределять для последовательности двоичных слов, каждый из разрядов которых имеет свой приоритет, содержится ли в последующем слове значащий разряд с более высоким приоритетом, чем в предыдущем слове, 25 и вырабатывать в случае наличия такого разряда соответствующий сигнал и признак старшего значащего разряда последующего слова. Оно может использоваться в качестве устройства прерывания, предназначенного для определения порядка обслуживания системы абонентов, каждый из которых имеет свой, отличный от других абонентов, приоритет на обслуживание.

Однако на практике довольно часто среди обслуживаемых абонентов встречаются абоненты с одинаковыми приоритетами на обслуживание.

В этом случае это логическое запоминающее устройство не способно отличить запросы на обслуживание от абонентов с одинаковыми приоритетами и вырабатывать признаки обслуживания различных абонентов, имеющих одинаковые приоритеты.

Цель изобретения — расширение функциональных возможностей логического запоминающего устройства, что позволит определять для последовательности двоичных слов, каждый из разрядов которых имеет свой приоритет (и при этом приоритеты некоторых разрядов равны по величине), не только (54) ЛОГИЧЕСКОЕ ЗАПОМИНАЮШЕЕ УСТРОЙСТВО

529486 то, содержатся ли в последующем слове значащие разряды с приоритетом более высоким, чем в предыдущем слове, но и присваивать в последующем слове каждому из значаших раз ядов с равными приоритетами временный, на данном цикле функционирования устройства, отличный от других приоритет, что позволит определять порядок обслуживания для абонентов с одинаковыми приоритетами, Для этого предлагаемое устройство содержит матрицы памяти, входы которых подключены к выходам усилителей чтения, а выходы — к входам регистра слова, и элементы ИЛИ, выходы которых соединены с входами регистра признаков обращения, а входы — с шинами признаков обращения, к которым подключены входы регистра слова.

При этом каждая матрица памяти содержит разрядный, адресный, выходной и управляющий регистры, ячейки памяти, элемент задержки и элементы ИЛИ, выходы управляющего регистра соединены с входами адресного регистра, выходы которого через последовательно соединенные первым элемент ИЛИ и элемент задержки подключены к управляющим входам разрядного регистра, входы ячеек памяти соединены с выходами разрядного и адресного регистров, выходы ячеек памяти, за исключением выхода старшего разряда, соединены с входами выходного регистра, а выходы старших разрядов ячеек памяти подключены к управляющим выходам матрицы памяти и входам второго элемента ИЛИ, выход которого соединен с одним из входов выходного регистра, выходы которого подключены к выходам матрицы памяти, входы адресного и разрядного регистров соединены с входами матри цы.

На чертеже изображена блок-схема предлагаемого логического запоминающего устройства.

Устройство содержит и -разрядные числовые линейки 1, имеющие разрядные шины записи 2, считывания 3 и чтения 4 и линейные шины записи 5 и считывания 6, подключенные соответственно к выходам разрядного блока управления 7, к входам усилителей чтения 8 и к выходам адресного блока управления 9.

Устройство также содержит регистр признаков обращения 10, выходы i -ых разрядов которого (1 -1, и ) соединены с входами соответствующих разрядов адресного 9 и разрядного 7 блоков управления. Сстальные выходы регистра признаков обращения

10 подключены только к соответствующим входам адресного блока управления 9. Входы разрядного блока управления 7 соединены также с выходами блока регенерации 11 и с выходами регистра слова 12, входные шины которого соединены с выходными шинами выходных регистров 13 каждой из матриц памяти 14 и шинами признаков обращения 15.

Входы элементов ИЛИ 16 подключены к шинам признаков обращения 15 а их выходы соединены с 1 -ыми (1 входами регистра признаков обращения 10, остальные входы которого подключены к шинам записи 1 7.

Число матриц памяти 14 и элементов

ИЛИ 16 определяется числом групп разрядов, B каждой из которых разряды имеют равные приоритеты, общего слова запроса, а количество входов каждого из элементов

ИЛИ 16 равно количеству разрядов в соответствующей группе. Если в какой-либо группе содержится только один разряд, то соответствующая шина признаков обращения

1 5 соединяется непосредственно с соответствующим входом регистра признаков обращения 10, а соответствующая MBTpHUB памяти 1 4 отсутствует.

Выходы усилителей чтения 8 подключены к входам разрядного 18 и адресного 19 регистров матриц памяти 14 и входам выходного элемента ИЛИ 20, соединенным с выходными шинами 21.

Выход элемента ИЛИ 20 подключен к функциональному входу выходного элемента И 22.

Выходы управляющего регистра 23 каждой из матриц памяти 14 соединены с входами адресного регистра 19, выходы которого подключены к адресным шинам 24 многоразрядных ячеек памяти 25 и входам первого элемента WIN 26, Выход элемента ИЛИ 26 соединен с входом элемента задержки 27 и шиной управ ления 28 выдачи числа из разрядного регистра 18, шина сдвига 29 которого подключена к выходу элемента задержки 27.

Выходы разрядного регистра 18 соединены с разрядными шинами 30 многоразрядных ячеек памяти 25, выходы каждой из которых, за исключением выхода старшего разряда, подключены к шинам чтения

31 „а выходы старших разрядов соединены с входами второго элемента ИЛИ 32 и с управляющими выходами 33.

Шины чтения 31 подключены к входам младших разрядов, а выход элемента ИЛИ

32 - к входу старшего разряда выходнс

ro регистра 13, выход которого соединен с шиной индикации 34.

Позициями 3 5-41 обозначены шины управления разрядного 7 и адресного 9 блоков управления, позициями 42 и 43шины сдвига, позициями 44 и 45 — шины управления приемов числа соответственно регистра слова 12 и регистра признаков

529486 обращения 10, позицией 46 — шина стробироваиия усилителей чтения 8.

Позициями 47 и 48 обозначены общие шины управления адресного блока управления 9 и блока регенерации 11, позициями 49, 50 и 51 - шины управления приемов числа соответственно разрядного 18, адресного 19 и выходного 13 регистров.

Позициями 52 и 53 обозначены шины сдвига управляющего 23 и выходного 13 регистров, позициями 54, 55 и 56 — соответственно шина управления выдачей прямым кодом адресного регистра 19 и шины управления выдачей прямым и обратным кодами выходного регистра 13, и позициями 57, 58, 59 и 60, 61 — соответственно шина записи единицы в старший разряд управляющего регистра 23, шина сдвига и шина опроса многоразрядных ячеек памяти 25 и шины управления выходным элементом И 22 и сдвигом содержимого блока регенерации 11.

Обозначают буквой У; значение s --oro разряда двоичного кода, хранящегося в числовой линейке 1, буквой X ; -значение сигнала в -ой разрядной цепи, буквой Р„ результат логической операции 1 (Х;У .; ), который остается в числовой линейке, а буквой ; — результат логической операции

Я (X;У), который образуется íà j -ой шине чтения 4.

IS

Логические операции, выполняемые запоминающим устройством, описываются следующей таблицей

529486

Продолжение табл. ) 36

В таблице символами Ь,-, 1, U, h обозначены соответственно операции запрета, импликации, стрелка Пирса, дизъюнкция и конъюнкция.

Устройство работает следующим образом.

Считают, что до начала работы в каждую 1-ую (! = 1,П ) числовую линейку 1 записан двоичный код числа 2 — 1, в (и + 1) = — ой и (a+ 2)- ой числовых линейках хранится обратный код признака

Д (Г ) т, -го значащего разряда слова запросагруппВ,,(Г ), а в (и+3)—

-ей числовой лийейке хранятся слова запроса 2 „(T ) (1 = k,Ð" "), содержащие более одного разряда. Если суммарная разрядность слов запроса D, (Г ), содержащих более одного разряда, превышает разрядность числовой линейки, то для хранения этих слов запроса используется несколько числовых линеек, начиная с (и + 3) -ей.

В каждой 1-ой матрице памяти 14 хранится соответствующая матрица F„. (Т ), причем число разрядов вмногоразрядных ячейках памяти 2 5 1 -ой матрицы памяти 1 4 равно числу столбцов, а число многоразрядных ячеек памяти 25 — числу строк соответствующей матрицы У; (Z ).

В первом такте на шины признаков обращения 15 поступает общее слово запроса

Э (Т + 1) ° Управляюшие сигналы в к е ... шинах управления 35, 36, 41 и 45 организуют прием слова запроса групп В (7+1) образовавшегося на выходах элемейтов ИЛИ

16, в регистр признаков обращения 10 и запрещают прием выходных сигналов регистра признаков обращения 10 в разрядный 7 и в адресный 9 блоки управления. В этом же такте по шинам записи 17 в (Tl + 2)-ой разряд регистра признаков обращения

10 заносится единица, а в (.и+ 1)-ый, (й + 3)-ий и (и + 4) -b» разряды - нули. Регистр слова 12 устанавливается в нуль.

Запрет передачи из П + 1 - Tl + 4 разрядов регистра признаков обращения 10 в блок управления 9.

Запрет передачи из 1 —. разрядов регистра признаков обращения 10 в блок управления 9.

Запрет передачи 1 — Tl разрядов регистра признаков обращения 10 в блок управления 7

Во втором такте управляющие сигналы поступают по ширине управления 36, 39, Щ 46, 60, вследствие чего единичные сигналы с выходов 1 — ых (1 = 1<,,..., m ) разрядов регистра признаков обрашения 10 поступают на соответствующие входы разрядного блока управления 7 и возбуждают

Я сигналы в 1 -ых разрядных шинах считывания 3, а единичный сигнал с выхода (Й +2)-го разряда регистра признаков обрашения 10 поступает на соответствующий вход адресного блока управнения 9 О и возбуждает сигнал в (Tl + 2)-ой линейной шине считывания 6, В результате в (Tl + 2)-ой числовой линейке 1 выполняются операциие = Х; Л У. и Р. = У, Ь Х и на шины чтения 4 поступает двоичный щ код, соответствуюшии результату операции

„(t +1) А, K). Сигналы с выходов возбужденных усилителей чтения 8 через элемент ИЛИ 20 подаются на функциональHbIH вход выходного элемента И 22, сигнал ,р на выходе которого соответствует значению признака 3 .

В третьем такте управляющие сигналы подаются на шины уцравления 35, "-6, 41 и 45, Если ранее полученный признак

= 1, то в (и + 1)-ый разряд регистра признаков обращения 10 заносится единица и устройство переходит к тринадцатому такту работы, если же признак L = О, то в (ll + 1 )-ый разряд регистра признаков щ обращения 10 заносится единица, а в (n+

+ 2 ) — ой разряд — нуль, В четвертом такте сигналы управления поступают по шинам управления 36, 40, 4-1 и 46. В результате сигналы с инверс55 ных выходов регистра слова 12 и сигнал с выхода (Tt+ 1)-го разряда регистра признаков обращения 10 поступают соответственно в разрядный 7 и адресный 9 блоки управления и вызывают возбуждение всех

9) разрядных шин считывания 3 и (ll + 1)-ой

529486

1 0 линейной шины считывания 6, что обеспечивает считывание из (т) + 1)-ой числовой линейки 1 слова A (T )), которое с выходов усилителей чтения 8 заносится в блок регенерации 1 1.

В пятом такте управляющие сигналы 110» ступают по щинам управления 36, 41 и 4-7, что вызывает передачу сигналов с выходов блока регенерации 11 и с выхода (Aw 3,)-го разряда регистра признаков обращения

10:-.оответственно в разрядный (и ресный 9 блоки и возбуждение раэрядных2 и (г) - 1)-ой линейной 5 шин записи, вследствие чего в (и + 1)-ой исловой линейке

1 выполняются операпии P„= Х V У; кс = Х - а У.. В результате в II + 1)-ой г) числовой линейке 1 производится регенерапия слова А (C ) .

В шестом такте управляющие сигналы поступают по шинам управления 35, 36, 41, 45 и 61. Выполняется сдвиг слова

А (C ) в блоке регенерации 1 1 на один разряд в сторону младших разрядов. Сдвиг выполняется как сдвиг обратного кода (т.е. в освободившийся разряд заносится единица). 2Ь

Одновременно в регистре признаков обращения 10 выполняется запись нуля и единицы соответственно в (п + 1)-ый и в (П + 4)-ый разряды по шинам записи 17.

Ущ)авление -.àáîòîé устройства в седьмом ЗО такте производится сигналами, поступаюшими по динам управления 36, 41 и 47. Выходные сигналы блока регенерации 11 и (П + 4)-го разряда регистра признаков обращения 10 подак)тся соответственно в раз- ЗЬ рядный 7 и адресный 9 блоки управления и вызывают возбуждение разрядных 2 и (-) + 4)-ой линейной 5 шин записи. В результате осуществляется запись слова t A (Г ) / 2) в (т) + 4)-ую числовую линей- 40 ку 1 °

В восьмом такте управляющие сигналы поступают по шинам управления 36, 39, 46 и 60. B устройстве выполняется передача слова вопроса групп В, (Г е 1), храня- Ея

ыегося в (-ых рееряпа (= l,(() регистра признаков обращения 10, и выходного сигнала (II + 4)-ro разряда этого же регистра соответственно в разрядный 7 и адреснь1й

9 блоки управления, что вызывает возбуж- 60 дение К, E,...,)т1 -ых разрядных 3 и (© +4) -ой линейной 6 шин считывания. В результате в (т1 + 4)-ой п.словой линейке 1 выполнюотся оперении p(= у; а Х и т °

= Х; А У;= Вк(" (T + 1) и(А (7 )/2),55

Выходные сигналы усилителей чтения 8 проходят через элемент ИЛИ 20 на функциональный вход выходного элемента И 22 на выходе которого формируется сигнал, соответствующий значению признака 1 . Ю

В девятом такте по сигналам в шинах управления 36, 40 и 41 в устройстве вььполняется передача сигналов с инверсных выходов регистра слова 12 и с выхода (1) +

+ 4)-го разряда регистра признаков обращения 10 соответственно в разрчдный 7 и адресный- 9 блоки управления, что вызывает возбуждение разрядив)х 3 и (-.1 + 4)-ой линейной 6 шин считывания. В результате во все разряды (11 + 4)-ой числовой линейки 1 заносятся нули.

В десятом такте, управляющие скина-,û поступают в шины управления 35, 36, 41 и 45. Производится запись единиц в (т)+

+ 1)-ый и (I) + 2)-ой и запись нуля B, ll + 4)-ый раэрчцы регистра признаков обращения 10 по шинам записи 17, Если признак 9, сформированный в восьмом такте, равен нулю, то устройство переходит к тринадцатому такту работьь

Если же 5 = 1, то в однннадцатомтакте управляющие сигналы в шиках управления

36, 40, 41 и 46 производят настройку устройства на прием сигналов с инверсных выходов регистра слова 1 2 и сигналов с выходов (Yl + 1)-го и (>i +

+ 2)- го разрядов регистра признаков обращения 10 соответственно в разрядный 7 и адресный 9 блоки управления, что вызывает возбуждение разрядных а и (и - + 1)-ой и и (tl+ 2)-ой линейных =- ш)(-. считывания. В реэульта i е вьп)олняется очистка ()) + 2)-ой числовой линейки 1 и считывание из ()) + l)-ой числовой линейки слова A (т ), которое поступает с выходов усилителей чтения 8 в блок регенерации 1 1.

B двенадцатом такте настройка устр ойства производится по шинам управления 36(41 и 47. Выходные сигналы блока регенерации 11 и (т) + 1)-гo; (z + 2) -го разрядов регистра признаков обращения

10 поступают соответственно в разрядный

7 и адресный 9 блоки управления и вькзывают возбуждение разрядных ? и (г) + 1;-ой и (т) + 2)-ой линейных 5 шин эаписиа вследствие чего выполняется запись слова А () ) в ((1 + 1)-"у к) и в (((+

+2 )-ую числовые линейки 1. После anâeðшения операций двенадцатого такта устройство переходит к шестнадцатому такту работы.

В тринадцатом такте управляюц1ие сигналы поступают по шинам управления 35, 40, 41 и 46. Выходные сигналы с инверсных выходов регистра слова 12 и с выходов 1 -ых разрядов (7 = к, 8,..., т ) регистра признаков обращения 10, в котс рых записаны значащие разряды слова запроса групп В„), ... (Г + 1), подаются соответственно в разрядный 7 и адресный

11

9 блоки управления и вызывают возбуждение разрядных 3 и 7 -ых (т = )ф ..., Р2 ) линейных 6 шин считывания. B

Г результате производится считывание содержимого -ых числовых линеек 1 и на выходах возбужденных усилителей чтения 8 формируется признак A (Х + 1) старшей группы общего слова запроса 3@I ... ... rn (2 + 1), содержащей хотя бы один значащий разряд, который поступает на выходные шины 21 логического запоминающего устройства, а также заносится в блок регенерации 1 1.

B четырнадцатом такте управляющие сигналы в шинах управления 36, 38 и 41 вызывают передачу сигналов с инверсных выходов регистра слова 12 и с выходов (+ 1)-го и (и+ 2)-ro разрядов регистра признаков обращения 10 в разрядный 7 и адресный 9 блоки управления и возбуждение разрядных 2 и (Tl + 1)-ой и (и + 2)-ой линейных шин 5 записи, что приводит к записи в (< + 1)-ую и в (Tl + и

+ 2)-ую числовые линейки 1 кода 2 -1.

В пятнадцатом такте по сигналам в шинах управления 36, 41 и 48 в устройстве производится передача сигналов с выходов блока регенерации 11, т.е. слова А (Г+1) и сигналов с выходов (П + 1 ) -го и (Tl + 2)-ro разрядов регистра признаков обращения 10 соответственно в разрядный

7 и адресный 9 блоки управления, что вызывает возбуждение разрядных шин считывания 6, соответствующих значащим раьрчдам слова А1 (Г + 1) и (и + 1)-oR и (р + 2)-ой линейных шин считывания 6, В результате в (и + 1)-ой и (g + 2)-ой числовых линейках 1 выполняются операции Р„= У„ЬХ„и = X„A У„.,что приводит к формированию в этих числовых линейках слов g { Г + 1), представляющих к собой обратный код приоритета старшего значащего разряда слова запроса групп

В к. ... тл (Т + 1).

В шестнадцатом такте управляющие сигналы поступают по шинам управления 35, 36, 41, 44 и 45. В устройстве производится запись нулей в (7r + 1)-ый и в (й + 2)-ой и единицы в (и + 3)-ий расьряды регистра признаков обращения 10, поступающих по шинам записи 17, и прием в регистр слова 12 слов запроса >„(Г + 1)

-ых (1 = AzE,..., О7 ) групп общего слова запроса 3М ... Tn (+ 1 ), в которых содержится более одного разряда и имеется хотя бы один значащий разряд.

В семнадцатом такте управляющие сигнал поступают по шинам управления, 36, 39, 41, 46 и 50. Выходные сигналы регистра слова 12 и (> + 3)-ro разряда регистра признаков обращения 10 подаются в раз29486

12 рядный 7 и адресный 9 блоки управления и вызывают возбуждение разрядных шин считывания 3, соответствующих единичным выходным сигналам регистра слова 12, и (и + 3)-ей линейной шины считывания 6.

В (rr + 3)-ей числовой линейке 1 выполняются операш и Р„ = У„b Х; и rI „= X„h, У„ над разрядами предыдущих 2„(Г ) и последующих D „ (Т + 1) слов запроса 1—

-ых групп. На выходах усилителей чтения

8 формируются слова 6 (Г + 1) = 2;— (Г + 1) A )) „(Г ), которые заносятся в блок регенерации 11 и каждое -ое из которых поступает в адресный регистр 19

1 -ой матрицы памяти 14.

IS

Если для хранения слов запроса 3„(Г )

1 -ых групп требуется несколько числовых линеек 1, то операции по тактам 16-32 повторяются столько раз, сколько числовых линеек необходимо для хранения слов запрои са 2„(Х ). Причем в выполнении операций по каждому такому циклу участвуют только те матрицы памяти 14, которые соответствуют обрабатываемым в данном цикле словам запроса D„(< ) и Э„(Г +

+ 1), а в шестнадцатом такте единица заносится только в тот разряд регистра признаков обращения 10, который соответствует числовой линейке 1, хранящей требуемые в данном цикле слова запроса Э „.— (Г ).

В восемнадцатом такте управляющие сигналы поступают по шинам управления

35, 36, 41, 45, 51, 54 и 59. Производится запись единицы в (и + 4)-ый разряд регистра обращения 10 и сброс в нуль регистра слова 12. В матрицах памяти 14 выполняется опрос адресных регистров 1 9 что вызывает возбуждение адресных шин 24, соответствукыих значащим разрядам. слов E„4 (Г + 1), хранящихся в адресных регистрах 19, и считывание содержимого соответствующих многоразрядных ячеек памяти 25, Считывание выполняется без разрушения информации. B Результате в каждой из мат45 риц памяти 14 в выходном регистре 13 формируется слово, номера ф значащих разрядов которого равны временным приоритетам, присвоенным в предыдущем цикле функционирования устройства значащим разрядам, общим для слов запроса 2„(Г ) и 3;(Г+1).

В девятнадцатом такте управление работой устройства производится сигналами, поступающими по шинам управления 36, 40, @ 41 и 55.Сигналы с инверсных выходов регистра слова 12 и с выходов (П + 3)-го и { Tl + 4)-го разрядов регистра признаков обращения 10 подаются соответственно в разрядный 7 и адресный 9 блоки управления и возбуждают разрядные 3 и (П + 3)14 ют возбуждение разрядных шин считывания

3, соответствующих единичным выходным сигналам регистра слова 12, и (Tl + 3)-ей линейной шины считывания 6. В результате в разрядах (ll + 3)-ей числовой линейки 1 выполняются операции Р; = У; д Х „ и =

= Х; A У„. и в этой числовой линейке 1 формируется результат операции 8. (Т + 1)Л л))„(Г + 1).

В дваддать четвертом такте управляющие сигналы поступают по шинам управления 35, 36, 41 и 45. Производится запись нуля и единицы соответственно в (7l + 3)-ий и в

{ и + 4)-ый разряды регистра признаков обращения 10 по шинам записи 17, а также сброс в нуль блока регенерации 11 и адресных регистров 19.

В двадцать пятом такте под действием управляющих сигналов в шинах управления

36, 37, 41 и 46 выходные сигналы регистра слова 12 и (tl + 4)-ro разряда регистра признаков обращения 10 поступают в разрядный 7 и адресный 9 блоки управления и вызывают возбуждение разрядных шин записи 2, соответствующих единичным разрядам содержимого регистра слова 12, и (т + 4)-ой линейной шины записи 5. В (ll + 4)-ой числовой линейке 1 выполняются операции Р; = Х;Ч У; и „= Х„. ь У;. на выходах усилителей чтения 8 формируется результат операции „(Г + 1) Л 1);— (Z + 1), который заносится в блок регенерации 11 °

В двадцать шестом такте управляющие

Ф сигналы поступают по шинам управления

35, 36, 41 и 45. Производится запись единицы и нуля соответственно в (и + 3)

-ий и в (П + 4)-ый разряды регистра признаков обращения 10. Регистр слова 12 сбрасывается в нуль.

В двадцать седьмом такте организация работы устройства происходит ро сигналам в шинах управления 36, 41 и 47. Содержимое блока регенерации 11 и (П + 3)-ro разряда регистра признаков обращения 10 поступает в разрядный 7 и адресный 9 блоки управления, что вызывает возбуждение соответствующих разрядных 2 и линейной

5 шин записи. В разрядах {Л,+ 3) -ей числовой линейки 1 выполняются операции Р„. = Х „

Ч У- ИО„.= Х Ь У и в линейку зацисывает1 6 1 1 ся результат операции (6; Л+ ) D;(C+ ) j Vl(,(C+ ) 2„R+ )3 = 9, В двадцать восьмом такте управляющие сигналы поступают по шинам управления

36, 40, 41, 46 и 50. Сигналы с инверсных выходов регистра слова 12 и выхода (П + 3)-го разряда регистра признаков обращения 10 подаются соответственно в разрядный 7 и адресный 9 блоки управле13

529486

-ую и (.и + 4)-ую линейные 6 шины считывания, что вызывает занесение нулей во все разряды (и + 3)-ей и (ll + 4)-ой числовых линеек 1. В этом же такте в матрицах памяти 14 производится опрос выходных регистров 13. Сигнал на шине индикации 34 каждой j -ой матрицы памяти 14 соответствует значению признака ;, Если все признаки р = 1, то устрой1 ство переходит к двадцать первому такту

1Ф работы.

Если некоторые из признаков P; = О, то в двадцатом-такте в соответствующих матрицах памяти 14 под воздействием сигналов в шинах управления 35, 36, 41, 54 и 58 производится опрос адресных регистров

19 и сдвиг содержимого многоразрядных ячеек памяти 25, подключенных к возбужденным адресным шинам 24, на один разряд в сторону старших разрядов, что эквивалентно увеличению временных приоритетов значащих разрядов, общих для слов запроса D (< ) и3„(Г+ 1).

В двадцать первом такте управляющие сигналы поступают по шикам управления

36, 41 и 47. В результате выходные сигналы блока регенерации 11 и сигналы с выходов (й + 3)-го и (и+ 4)-го разрядов регистра признаков обращения 1 0 подаются в разрядный 7 и адресный 9 блоки управления и возбуждают разрядные шины записи 2, соответствующие единичным разрядам слов („. (Т + 1), хранящихся в блоке регенерации 11, и (п + 3)-ью и (ll +

+ 4)-ую линейные шины записи 5, вследствие чего в (ll + 3)-ей и в (ll + 4)-ой числовых линейках 1 производится запись слов ;{ Г+ 1), В двадцать втором такте управляющие сигналы поступают по шинам управления 35, 36, 41, 44, 45, 51, 54 и 59. Выполни- 46 ется запись нуля в (ll + 4)-ый разряд регистра признаков обращения 10 по шинам записи 1 7 и запись слов запроса 3< (Я + 1) в регистр слова 1 2 по шинам признаков обращения 15. 45

В этом же такте в матрицах памяти 14 производится опрос адресных регистров 19, считывание содержимого многоразрядных ячеек памяти 25, соответствующих возбужденным адресным шинам 24, и формирование щ) в выходных регистрах 13 слов, значащие разряды которых соответствуют столбцам матриц Г; (< ), имеющим единичные элементы.

В двадцать третьем такте возбуждены 55 шины управления 36,39 и 41. Выходные сигналы регистра слова 12 и (ll+ 3)-го разряда регистра признаков обращения 10 поступают соответственно в разрядный 7 и адресный 9 блоки управления и вызыва- 66 ния и возбуждают разрядные 3 и (TI + 3)-ью линейную 6 шины считывания. Б результате в (.П + 3)-ей числовой линейке 1 производится считывание слов а2;, которые с выходов усилителей чтения 8 заносятся в адресные регистры 19 соответствуюших матриц памяти 14.

В двадцать девятом такте по сигналам в шинах управления 35, 36, 41, 44 и 56 в устройстве производится передача инверсных кодов содержимого выходных регистров 13 матриц памяти 14 в регистр слова

12, причем порядок расположения кодов в регистре слова соответствует порядку расположения соответствующих слов запроса 21 (Г ) i-ых групп.

В тридцатом такте настройка устройства производится сигналами в шинах управленгч

36, 37, 41 и 53, Содержимое регистра слова 12 и (r1 + 3)-го разряда регистра признаков обращения 10 поступает соответственно в блоки 7 и 9 управления, вызывая возбуждение разрядных шин записи 2, соответствующих нулевым сигналам с выходов регистра слова 12, и (q + 3)-ей линейной шины записи 5. В результате содержимое регистра слова 12 записывается в (tl + 3)-ью числовую линейку 1. Б эт-ом же такте в выходных регистрах 13 матриц памяти 14 выполняется сдвиг на один разряд в сторону младших разрядов с занесением единицы в освободившийся разряд.

В тридцать первом такте управляющие сигналы поступают по шинам управления

35, 36, 41, 44 и 55. Выполняется передача прямых кодов содержимого выходных регистров 13 матриц памяти 14 в регистр слова 12.

В тридцать втором такте управляющие сигналы поступают по шинам управления

36, 39, 41, 46, 49 и вызывают передачу выходных сигналов регистра слова 12 и (TI + 3)-го разряда регистра признаков обращения 10 соответственно в блоки 7 и 9 управления, Происходит возбуждение разрядных шин считывания 3, соответствуюших единичным выходным сигналам регистра слова 12, и (П + 3)-ей линейной шины считывания 6. В (7l + 3)-ей числовой линейке 1 выполняются операции Р; = У; и

Д X и ф = X> g У над содержимым этой числовой линейки и содержимым регистра слова 12. Результат операции с выходов усилителей чтения 8 поступает в разрядные регистры 18 соответствующих матриц па мяти 14. В каждом из регистров 18 будет записано не более одного значащего разряда номер которого равен номеру старшего

1 из незанятых разрядных сечений матрицы памя.и 14. Сечение считается незанятым, если оно не содержит значащих разрядов. б

И

29

Я

$Q

49

И

B тридцать тре ьем такте управляющие сигналы чодаются по шинам управления 35„

3G, 41, 45 и 57, Производится запись единиц в 1 -ые (s = 1, n ) разряды регистра гризнаков обращения 10, в старшие разряды управляющих регистров 23 матриц памяти 14.

Б тридцать четвертом такте управляющие сиги пь1 посту-..ают ло шинам управления 35, 36, 41 и 44. В младший разряд регистра слова 12 записывается единица в остальные разряди — нули.

Б тридцать пятом такте управление устройством производится IIo шинам управления

35, 37 и 41, Б матрицах памяти 14 выхсдным сигналом значащего разряда каждого из управляющих регистров 23 производится опрос соответствующего разряда адресного регистра 19. EcnII; опрошенно." разряде адресного регистра 9 была записана единица, то выходной сигнал этого разряда возбуждает подключенную к нему адресную шину 24 и проходит через элемент ИЛИ 26 на шину управления 28 выдачей числа раз= рядного регистра 18 и íà exog элемента задержки 27„создаюшей задержку на один такт, Как упоминалось ранее, в каждом разрядном регистре 18 находится не более

Одного значащего разряда и только в ТоМ случае, если в соответствующей матрице памяти 14 имеется хотя бы одно незанятое разрядное сечение, Поэтому при опросе каждого иэ разрядных регистров 18 сигналом, поступающим по шине управления

28, единичный выходной сигнал может появиться не более, чем в одной разрядной шине 30. Наллчие в 1-ой матрице памяти

14 возбужденных -ой адресной 24 и 0-ой разрядной 30 шин вызывает запись единицы в,б -ый разряд 3-ой многоразрядной ячейки памяти 25, что отражает присвоение временного приоритета, численно равного а,- - му значащему разряду слова запроса 3; (7: + 1).

Б этом же такте в числовых линейках, соответствующих тем из .i -ых (1 = 1, и ) разрядов регистра признаков обращения 10. в которых содержатся единицы, производится запись единиц в разряды, соответствующие значащему разряду регистра слова 12, В тридцать шсстом такте управляющие сигналы поступают го шинам управления 35, 36,, 41, 42, 43 и 52, В устройстве выполчяется сдвиг содержимого регистра слова 12 и регистра признаков Обращения 10 на один разряд в сторону старших разрядов, а содержимого управляющих регистров 23в сторону младших разрядов.

Б этом же такте под воздействием выходных сигналов тех элементов задержки

27, на входы которых в предыдущем такте

529486 поступили единичные сигналы, производится сдвиг содержимого соответствующих разрядных регистров 18 на один разряд в сторону младших разрядов.

Операции по тридцать пятому и тридцать шестому тактам повторяются Т! раз.

В результате в каждой -ой числовой линейке.1 будет сформирован двоичный код

1 числа 2 -1, -..е. будет осуществлена реген рация содержимого этих числовых линеек, а содержимое многоразрядных ячеек памяти 25 каждой из матриц памяти 14 отражает распределение временных приоритетов между значаш пми разрядами =оответствуюшего слова запроса 2 (TL + 1).

В тридцать садыком такте управляющие

l5 сигналы подаются по шинам управления

35, 36, 41 и 45. Производится запись единиц в тт-ый, (тт + 3)-ий и в (и + 4)-ый разряды регистра признаков обращения

10.

М

В тридцать восьмом такте настройка устройства выполняется сигналами, поступающими по шинам управления 36, 40, 41, 46 и 50. Сигналы с инверсных выходов регистра слова 12 и с выходов 7l-го, (т! +

+ 3)-ro и (Yl + 4)-го разрядов регистра признаков обращения 10 подаются соответственно в разрядный 7 и адресный 9 б»ки управления . возбуждают все разрядные

3 и т!-ую, (т + 3)-ью и (т!+ 4)-ую линейные 6 шины считывания. Выполняется считывание двоичного кода числа 2 — 1 из т! -ой и считывание содержимого из (Tl+ 3)-ей и (П + 4)-oN числовых линеек 1. В результате возбуждаются все

35 усилители чтения 8, и сигналы с их вьтходов производят запись единиц во все разряды блока регенерации 11 и адресных регистров 19.

В тридцать девятом такте управляющие сигналы поступают по шинам управления

35, 36, 41 и 45. Выполняется запись нулей в (т1 + 3)-ий и (т! + 4)-ый разряды регистра признаков обращения 10.

В сороковом такте по сигналам в шинах управления 36, 41,47, 54 и! 59 в устройстве осуществляется передача выходных сигналов блока регенерации 11 и т! -r o разряда регистра признаков обращения 10 а разрядный 7 и адресный 9 блоки управления

Ф что вызывает возбуждение всех разрядных

2 и Yl -ой линейной 5 шин записи. В результате в т!-ой числовой линейке 1 выполняется регенерация двоичного кода числа

2 -1, 55

В этом же такте выходные сигналы адресных регистров 19 > возбуждение всех адресных шин 24, ивматрицах памяти

14 производится опрос содержимого многоразрядных ячеек памяти 25, выходные сиг- @» налы старших разрядов которых поступают на управляющие выходы 33. Номер т! возбужденного управляюшего выхода 33 каждой из матриц памяти 14 равен номеру того значащего разряда соответствующего слова запроса Ii (Т + 1), которому в данном цикле функционирования устройства присвоен наивысший в данном слове запроса 3 (2 +

+ 1) временньп! приоритет.

В сорок первом такте управляющие сигналы поступают по шинам управления 35, 36, 41, 44 и 45. В устройстве производится прием по шинам признаков обращения 15 в регистр слова 12 слов запроса

3; (Г + 1), содержащих более одного разряда, в (П + 3)-ий разряд регпстра признаков обращения 10 по шинам записи

17 заносится единица, а (т! + 4)-ый и в Yl -ый разряды — нули.

В сорок втором такте по сигналам в шинах управления 36, 41 и 37 в устройстве происходит передача выходных сигналов регистра слова 12 и (z + 3)-го раряда регистра признаков обращения 10 соответственно в разрядный 7 и адресный

9 блоки управления, что вызывает возбуждение разрядных шин записи 2, соответствующих значащим разрядам двоичного кода, хранимого в регистре слова 12, и (т!+

+ 3)-ей линейной шины записи 5. Е результате в (Tl + 3)-ью числовую линейку 1 будут записаны слова запроса 2„{ Т + 1).

На этом цикл функционирования логического запоминаю цего устройства заканп!вается.

Ф ормула изобретения

1. Логическое запоминающее устройство, содержащее числовые линейки, подключенпые соответственно через разрядный и адресный блоки управления к регистру слова и регистру признаков обращения и через усилители чтения — к входам выходного элемента

ИЛИ и блока ретенерации, выходы которого соединены с входами разрядного блока управления, подключенными к выходам регистра признаков обращения, и шины признаков обращения, отличающееся тем, что, с целью расширения функциональных возможностей устройства, оно содержит матрицы памяти, входы которых цодключены к выходам усилителей чтения, а выход— к входам регистра слова, и элементы

ИЛИ, выходы которых соединены с входа-. ми регистра признаков обращения, а входы — с шинами признаков обращения, к которым подключены входы регистра слова, 2. Устройство по п . 1, о т л и ч аю ш е е с я тем, что каждая матрица па529486

19 мяти содержит разрядный, адресный, Bbl» ходной и управляющий регистры, ячейки памяти, элемент задержки и элементы ИЛИ, выходы управляющего регистра соединены с входами адресного регистра, выходы которого через последовательно соединенные первый элемент ИЛИ и элемент задержки подключены к управляющим входам разрядного регистра, входы ячеек памяти соединены с выходами разрядного и адресного регистров, выходы ячеек памяти, за исключением выхода старшего разряда, соединены с входами выходного регистра, а выходы старших разрядов ячеек памяти подключены к управляющим выходам MBTpHIlbI памяти и входам второго элемента ИЛИ, выход которого соединен с одним из входов выходного регистра, выходы которого подключены к выходам матрипы памяти, входы адресного и разрядного регистров соединены с входами матрипы.

Источники информапии, принятые во вни1 мание при экспертизе:

1. Патент США N 3222645, кл 340146, 2, 1965 г.

2,Авт. свид. М. 490183, М.Кл 611 С

15/00, 1974 г.