Запоминающее устройство

 

(ii) 560256

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВЙДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. св»д-ву (22) Заявлено 14.03.73 (21) 1893263/24 с присоединением заявки ¹ (23) Приоритет

Опубликовано 30.05.77. Бюллетень ¹ 20

Дата опубликования описания 25.07.77 (51) М. Кл.-" С 11С 11/06

Гасураратвенный камитет

Сааета Миннстрав СССР аа делам изобретений и аткр(итий (53) УДК 681.327.66 (088.8) (72) Автор изобретения

С. А. Петросян (71) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОИСТВО

Изобретение относится к вычислительной технике и может быть использовано для построения запоминающих устройств.

Известно запоминающее устройство, содержащее регистры адреса, выходы которых соединены с входами дешифраторов адреса, накопитель на ферритовых матрицах, каждая из которых прошита одной выходной обмоткой и двумя адресными обмотками, одни концы адресных обмоток соединены с выходами дешифраторов адреса.

Недостатком известного устройства является низкая помехоустойчивость.

Цель изобретения — повышение помехоустойчивости устройства.

Это достигается тем, что запоминающее устройство содержит дополнительный дешифратор, сумматор, логические элементы И и

ИЛИ. Выход элемента ИЛИ соединен с одной выходной шиной устройства, а его входы — с выходами элементов И, первые входы которых связаны с выходами дополнительного дешифратора, вторые их входы — с одними концами выходных обмоток, другие концы которых подсоединены к другой выходной шине устройства. Входы дополнительного дешифратора подключены к выходам сумматора, входы которого соединены с выходами регистров адреса.

На чертеже представлена функциональная схема запоминающего устройства.

Она содержит регистры 1, 2 адреса, дешифраторы 3, 4 адреса, дополнительный де5 шифратор 5, сумматор 6, накопитель 7 на ферритовых матрицах 8, 9, логические элементы И 10, логический элемент ИЛИ 11.

Работает запоминающее устройство следующим образом.

10 Допустим, что на вход регистра адреса 2 подан код числа Q=000, а на вход регистра адреса 1 — код числа F=000. Прежде чем посылать этп коды, проводится их сумм»рование в виде

15 D Q+F 000, в результате на вход дешифратора адреса 5 подается код адреса выходного провода.

После этого возбуждаются соответствующие выходы, которые переключают сердечник, 20 находящийся на пересечении проводов 12, 13 и 14. Сигнал от переключаемого сердечника через провод 14 и логический элемент И 10 передается на вход логического элемента

ИЛИ 11. На всех невыбранных выходных

25 проводах наводится ЭДС помехи от двух полувыбранных сердечников. Однако эти помехи на выход логического элемента 11»е попадают, так как входы логических элементов

И 10 не возбуждаются. При записи кода «1»

30 по данному адресу ЗУ на выходном проводе

560256

Формула изобретения

Составитель А. Воронин

Техред Л. Брахиииа

Редактор И. Грузова

Корректор Л Брахиииа

Заказ !523/9 Изд. ¹ 538 Тираж 735 Подписиое

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, )1(-35, Раугиская ваб., д. 4/5

Типография, пр. Сапунова, 2

14 наводится ЭДС, полярность которой противоположна ЭДС сигнала, сч1панного с того же сердечника. В результате в од логического элемента И 10 не нагружается и отпадает .необходимость во времени для успокоения переходных процессов на его входе.

При построении ЗУ на ферритовых матрицах больших размеров (128 (128 и более) конструктивно и экономически выгодно выполнить схему дешифрации выходных обмоток в виде матрицы с применением в качестве развязывающих цепей многоэмиттерных транзисторов.

Запоминающее устройство, содержащее регистры адреса, выходы которых соединены с входами дешифраторов адреса, накопитель на феррнтовых матрицах, каждая из KOTopbIx прошита одной вьыодной обмоткой и двумя адрссными обмотками, одни концы адресных обмоток соединены с выходами дешифраторов адреса, отличающееся тем, что, с целью повышения помехоустойчивости устройства, оно содержит дополнительный дешифратор, сумматор, логические элементы И и ИЛИ, причем выход элемента ИЛИ соединен с од10 ной выходной шиной устройства, à его входы соединены с выходами элементов И, первые входы которых соединены с выходами дополнительного дешифратора, вторые их входы соединены с одними концами выходных обмо15 ток, другие концы которых подсоединены к другой выходной шине устройства, входы дополнительного дешифратора подключены к выходам сумматора, входы которого соединены с выходами регистров адреса.