Шифратор

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВйДЕТЕЛЬСХВУ (ii) 590825

Союз Советских

Социалистических

Ресоублик (61) Дополнительное к авт. свид-ву (22) Заявлено 24.04.75 (21) 2127667/18-24 с присоединением заявки Ме (23) Приоритет (43) Опубликовано 30.01.78. Бюллетень Ие 4 (45) Дата опубликования описания 13 02.78 (51) М Кл 2 G 11С 11/06

Государственный комитет

Совета Министров СССР оо делан изобретений и о крытий (53) УДК 681.327.66 (088.8) (72) Авторы изобретения

В. И. Рыжов, А. И. Мялик и В, tVi. Гусев (71) Заявитель (54) ШИФРАТОР

Изобретение относится к вычислительной технике и может применяться в автоматизированных системах управления, контроля и обработки информации.

Известен шифратор, содержащий ячейки памяти, выходы которых подключены к входам элементов считывания.

При считывании кода с элементов считывания на выходе шифратора присутствует информация о всех входных сигналах независимо от того, поступили на пих входные сигналы или нет. Недостаток шифратора состоит в излишестве информации, которос снижает быстродействие системы в целом (1).

Известен также наиболее близкий к изобретению шифратор адресов входных сигналов, содержащий ячейки памяти, выходы которых подключены к первому входу соответствующих элементов считывания, вторыми входами подсоединенных к шине разрешения считывания, формирователи сигналов сброса, выходы которых подключены к входам соответствующих ячеек памяти, и дешифратор (2).

Недостатком известного шифратора является большой период времени считывания всех адресов, так как считываются все адреса ячеек памяти независимо от того, поступил на нее входной сигнал или нет.

Цель изобретения — повышение быстродействия путем сокращения общего времени считывания адресов.

Это достигается тем, что в шифратор введены формирователи входны сигналов, входы которых подключены к выходам соответствующих элементов считывания, а выходы— к входам дешифратора н входам соответствующих формирователей сигналов сброса, и

10 элементы ИЛИ, первые входы которых соединены с выходамп соответствующих ячеек памяти, кроме первой, второй вход первого элемента ИЛИ связан с выходом первой ячейки памяти и с третьим входом последующего

1д элемента считывания, а выходы всех элементов ИЛИ вЂ” с вторыми входами последующих элементов ИЛИ и с третьими входами последующих элементов считывания.

Такое устройство позволяет получить на выходе дешифратора коды адресов только тех ячеек памяти, па которые поступили входные сигналы.

На чертеже представлена схема шифратора.

Шифратор содержит ячейки 1, 2, 3 памяти, подсоединенные выходами к первым входам элементов 4, 5 и 6 считывания, вторые входы которых соединены с шиной 7 разрешения считывания. Выходы элементов считывания

590825 подключены к входам формирователей 8, 9 и

10 входных сигналов, выходы формирователей входных сигналов — к входам дешифратора 11 и входам формирователей 12, 13 и 14 сигналов сброса, а выходы формирователей сигналов сброса — к вторым входам ячеек 1, 2 и 3 памяти. Ячейки 2 и 3 памяти подсоединены выходами к первым входам соответствующих элементов ИЛИ 15 и 16. Выход элемента

ИЛИ 15 подключен к второму входу последующего элемента ИЛИ 16 и третьему входу соответствующего элемента считывания.

Один вход элемента ИЛИ 15 соединен с выходом ячейки 1 памяти, другой вход — с выходом ячейки 2 памяти. Входом устройства являются ячейки 1, 2 и 3 памяти, на которые поступают входные сигналы, а выходом— дешифратор 11, с его выхода снимаются коlIoBbIe сигналы адресов ячеек памяти, на которые поступили входные сигналы.

Шифратор работает следующим образом.

Входные сигналы запоминаются на ячейках 1, 2 и 3 памяти, выходными сигналами которых открываются элементы 4, 5 и 6 считывания. Сигналы с шины 7 считывания проходят через элемент 4 считывания и поступают на формирователь 8 входных сигналов.

Выходной сигнал с формирователя 8 подается на дешифратор 11 и на формирователь

12 сигналов сброса. На дешифраторе 11 сигнал превращается в код адреса ячейки 1 памяти и поступает с выхода дешифратора на выход устройства. Сигнал с выхода формирователя 12 сигналов сброса попадает на вход ячейки 1 памяти и устанавливает ее в состояние «О». Сигнал с шины 7 считывания через элементы 5 и 6 считывания не проходит, так как они закрыты запрещающим сигналом, поступающим на их третий вход. После установки в «О» ячейки 1 памяти элемент 5 считывания открывается, и сигнал с шипы считывания проходит через формирователи 9, 13 и дешифратор 11 аналогично сигналу от элемента 4 считывания. После считывания адреса ячейки 2 памяти происходит аналогичный процесс считывания адреса ячейки 3 памяти.

Если на ячейку памяти входной сигнал не поступил, соответствующий элемент считывания не открывается, и код адреса соответствующей ячейки памяти на выходе дешифратора отсутствует.

Технико-экономический эффект заключается в том, что данный шифратор выдает адре5 са только тех ячеек памяти, на которые поступили входные сигналы, и эффективность работы шифратора определяется количеством считываемых адресов за допустимый такт времени в системе. Для систем управления с

10 малым временем реакции количество считываемых адресов составляет единицы процентов от общего количества. Таким образом, эффективность работы шифратора, определяемая как сокращение времени считывания ад15 ресов, увеличивается в десятки раз.

Формула изобретения

Шифратор, содержащий ячейки памяти, вы20 ходы которых подключены к первому входу соответствующих элементов считывания, вторые входы которых подключены к шине разрешения считывания, формирователи сигналов сброса, выходы которых подключены к

25 входам соответствующих ячеек памяти, и дешифратор, отличающийся тем, что, с целью повышения быстродействия, в него введены формирователи входных сигналов, входы которых подключены к выходам соответстЗО вующих элементов считывания, а выходы — к входам дешифратора и входам соответствующих формирователей сигналов сброса, и элементы ИЛИ, первые входы которых соединены с выходами соответствующих ячеек памя35 ти, кроме первой, второй вход первого элемента ИЛИ соединен с выходом первой ячейки памяти и с третьим входом последующего элемента считывания, а выходы всех элементов ИЛИ соединены с вто40 рыми входами последующих элементов ИЛИ и с третьими входами последующих элементов считывания.

Источники информации, принятые во внимание при экспертизе

45 1. Модуль ввода инициативных сигналов

МВИС А622-4 комплекса технических средств

М-6000 АСВТ-M.ТУ.25.01.698.72.

2. Авторское свидетельство СССР М 347739, кл. G 05В 23/02.

590825

Составитель В. Гуркина

Техред И. Михайлова

Редактор И. Грузова

Корректор 3. Тарасова

Подписное

Типография, пр. Сапунова, 2

Заказ 3269/7 Изд. Мв 168 Тираж 738

11ПО Государственного комитета Совста Министров СССР по делам изобретений и открытий

113035, Москва, 5К-35, Раушская наб., д. 4/5