Адаптивный временной дискретизатор

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик (11) 570059

К АВТОРСКОМУ СВИДИТВДЬСТВУ (6l) Дополнительное к авт. свид-ву— (22) Заявлено28.04.76 (21) 2356043/21 с присоединением заявки №вЂ” (23) Приоритет— (43) Опубликовано25.08,77.Бюллетень № 31 (45) Дата опубликования описания 06.10.77 (51) М. Кл.

G06 О 7/02

Гасударственный комитет

Совета Министров СССР ао делам изобретений и открытий (53) УДК 621.373. . 18 (088.8) В. A. Виттих, В. Р. Панин, H. M. Шлыков и В. П. Якимаха (72) Авторы изобретения

Куйбышевский ордена Трудового Красного Знамени авиационный институт им. акад С. П. Королева (71) Заявитель (54) АДАПТИВНЫЙ ВРЕМЕННОЙ ДИОКРЕТИЗАТОР

Изобретение относится к вычислительной гехнике.

Известен временной дискретизатор, содержаший блок выборки сигналов, блок памяти, измерительный элемент, блок сравнения и блок управления (1 ) .

Данный дискретизатор не эбеснечивает достаточной точности.

Наиболее близким по техническэй сушности к предлагаемому является дискретизатор, ip содержаший управляемый ключ, блок памяти, элемент сравнения, генератор пилообразного напряжения пороговый элемент и триггер(2).

Однако такой дискретизатор также не обеспечивает достаточной точности. 15

Ilenb изобретения - повысить точность временной дискреч изаиии.

Это достигается тем, что в адаптивный временной дискретизатор, содержаший уп-, равляемый ключ, первый вход котэрого сое- эО динен с первым входом блока памяти и источником входного сигнала, элемент сравнения, выход которого соединен со вторыми входами управляемого ключа и блока памяти, генератор пилообразного напряжения, выход которогэ через пороговый элемент соединен с одним входом триггера, второй вход которого подключен к выходу элемента сравнения, введены два вычитателя, делитель, ограничитель, интегратор и логический элемент

ИЛИ, включенный между выходом триггера и входом генератора пилообразного напряжения, причем первые входы вычитателей подключены к выхэду блока памяти, выход пер вого вычитателя соединен через последовательно включенные делитель, ограничитель н интегратор со вторым,аходом второго вычитателя1выход которого соединен со вторым входом первого вычитателя и входом алеманта сравнения, при этом первый вход элемента ИЛИ, вторые входы делителя и интегратора соединены с выходом элемента сравнения, а третий вход делителя соединен с выходом генератора пилообразного напряжения.

На чертеже приведена структурная электрическая схема дискретизатора.

Дискретизатэр содержит управляемый ключ

1, блэк памяти 2, вычитатель 3, делитель

4, ограничитель 5, интегратор 6, вычитатель 7, блок сравнения 8, триггер 9, логи570059

3 ческий элемент ИЛИ 10, генератор 1 1 пилообразного напряжения, пороговый элемент 12.

На вход 13 подан входной сигнал, выходной сигнал снимается с выхода 14.

Принцип работы дискретиэатора заключает-5 ся в следующем.

С начального момента времени (t =О) разность между текущим значением сигнала

$ () и начальным дпя данного интервала дискретизации значением сигнала 8 (О) с блока памяти 2 поступает через вычитатель 3 на делитель 4, где реализуется операция деления на текушее время t

S(t) - s{0)

t !5 после чего через ограничитель 5 и интегратор 6 поступает на вычитатель 7.

В результате такого,преобразования исходного сигнала получаем íà выходе вычитателя 7 оценку погрешности кусочно линейной аппроксимации У напряжением с триггера 9, что соответствует максимальному кг эффициенту усиления делителя 4.

Интегратор охватывается глубокой отрицательной обратной связью, напряжение на

его выходе стремиться к нулю, при этом ц определяется как разность Й S(t)-S(0), и устройство переходит в режим предсказаталя нулевого порядка.

При появлении очередного отсчетного импульса триггер принимает исходное состояние, переводя устройство в его основной режим интерпопятора первого порядка.

В предлагаемом дискретиэаторе увеличивается точность при работе в основном режиме интерпопятора первого порядка благодаря возможности уменьшения кратности деления делителя, увеличивается коэффициент сжатия системы, т.е, ее эффективность на постоянных ипи медленно изменяющихся сигналах.

25 где T. — переменная интегрирования.

При этом дискретизатор работает в основном режиме интерполятора первого порядка.

Далее величина В поступает на блок сравнения 8 и в качестве обратной связи на делитель 4 через вычитатель 3. При достижениии 8 заданной в блоке сравнения 8 величины допустимой погрешности аппроксимации на его выходе появляется сигнал, который поступает на второй вход 55 ключа 1 и на входы блока 2, делитель 4, интегратор 6, триггер 9 и элемент 10. На выходе ключа 1 появляется отсчетное значение сигнала, после чего начинается новый цикл измерения погрешности аппроксимации. 40

Если величина

s(t) -s(o)+ 8, i

t достигает порога ограничения ограничителя

5, что соответствует быстрому изменению 45

Я (), то на вход интегратора начинает поступать постоянное напряжения U „ и в дальнейшем величина 6 определяется как разность между S(t)-S(0) и пилообразным напряжением с интегратора т.е. 50 схема переходят в режим предсказателя первого порядка.

Если же оценка погрешности д не успевает достичь отсчетного уровня, что возможно при постоянном или медленноменяющемся 55

Я (), до того, как напряжение генера тора 11 достигает уровня срабатывания лорогового элемента 12, то импульс последнего перебрасывает триггер 9, при этом генератор 11 запирается через элемент ИЛИ 10 60

Формула изобретения

Адаптивный временной дискретиэлтор, содержащий управляемый ключ, первый вход которого соединен с первым входом блока памяти и источником входного сигнала, элемент сравнения, выход которого соединен со вторыми входами управляемого ключа и блока памяти, генератор пилообразного напряжения, выход которого через пороговый элемент соединен с одним входом триггера, второй вход которого подключен к выходу элемента сравнения, отличающийся тем, что, с целью повышения точности временной дискретизации, в него введены два вычитателя, делитель, ограничитель, интегратор и элемент.

ИЛИ, причем первые входы вычитателей под- ключены к выходу блока памяти, выход первого вычитателя соединен через последова тельно включенные делитель, ограничитель и интегратор со вторым входом второго вычитатепя, выход которого соединен со вторым входом первого вычитателя и входом элемента сравнения, при этом первый вход элемента ИЛИ и вторые вход ыдепитепя и интегратора соединен ыс выходом элемента сравнения, а третий вход делителя соединен с выходом генератора пилообразного напряжения, причем второй вход элемента ИЛИ подсоединен с выходом триггера, а выход элемента ИЛИ подключен ко входу генератора пилообразного напряжения.

Источники информации, принятые во внимание при экспертизе:

1. Авторское свидетельство № 394800, кл. G 06, G 7/02, 1973. ь

2. Патент Японии 20904, an. 110К 12, 1967.

57ОО59

Составитель В. Егорова

Редактор Л. Прохорова Техред ; 3. Фанта Корректор С. Ямалог.а

Заказ 3057/42 Тираж 818 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4