Система для управления ассоциативным запоминающим устройством

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ (») 585496

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свил-ву (22) Заявлено ОЬО6.75 (21) 2141403/24 с прнсоедннениеее заявки Ah— (23) Приоритет— (43) Опубликовано 2%2/7.Бтоллетень 3É 47 (45) дата опубликования описания 28.1277

Я 06 У 13/ОО

Гееуиеуетееееие комитет едете щ и т ее фЦ ее рмв ееИ етем е етеунт63 (оз) УДК 681. 326

<о88.в> (72) Авторы изобретения

Л.И.Островская, В.П.Кошелев и О.ff.Àáðàèosà

P3) Заявитель (54) СИСТЕИА ДЛЯ УПРАВЛЕНИЯ АССОЦИАТИВНЬВЕ

ЭАПОИИНИОЩЮ4 УСТРОИСТВОИ

Изобретение относится к вычисли тельной технике °

Известна система управления буферной памятью в модели 165 системы

370 см (1), содержащая основную память, разбитую иа блоки и колонки, процессор, буферную память, разбитую на блоки и колонки, адресный массив буфера, содержащий 256 регистров адресов блоков и массив замещения, уп- тП раэляющий перемещением и замещением информации в буфере.

Недостатком данной системы является одновременная запись данных как в основную память, так и в буфер, а так- 15 же неоптимальный алгоритм замещения информации в буфере.

Иэ известных систем наиболее близкой по технической сущности и достигаемому эффекту к предлагаемому изоб- 99 ретению является система, описанная в $2j.

Она содержит основное эапомииакщее устройство и процессор, соединенные двусторонними связями с буферным эа- Й3 п .минающим блоком, управляющий вход которого подключен к первому выходу блока управления, второй выход которого соединен с управляющим входом блока ассоциативных регистров, первый ЗО выход которого соединен с первым вхо дом блока сравнения адресов, второй вход которого соединен с выходом про- цессора, третий вход с третьим выходом блока управления, первый выход подключен к первому входу блока управления, второй вход и четвертый выход которого соединены с соответствующими выходом н входом процессора.

Недостаток указанной системы заключается в том, что операция записи осуществляется одновременно в основную и буферную памяти при наличии нужного адреса в буфере, а также в методе определения блока, подлежащего вытеснению из буфера.

Целью изобретения является повышение производительности работы системы.

° Это достигается тем, что в систему введены устройства преобразования адресов, определения свободной строки и определения соответствия свободной строки, причем первый и второй выходы устройства преобразователя адpecos соединены соответственно с входом основного запоминакиаего устройства и третьим входом блока управления, входы соединены соответственно с выходом процессора, пятым выходом блока управления и вторым выходом

585496 блока ассоциативных регистров, первый, второй и третий входы устройства определения свободной строки подключены соответственно к шестому и седьиоиу выходам блока управления и ко второму выходу блока сравнения адресов, выход соединен с первым входом устройства определения соответствия свободноЯ строки, второй и третий входы которого соединены с восьмым и девятым выходами блока управления, выход подключен к четвертому вхсщу блока управления.

Введение устроЯства определения свободной строки дает сокращение количества обращения в основное запоминающее устройство, так как использует следующий метод определения свободной строки.

Каждой строке буферного запоминающего блока соответствует признак О или 1 . В исходном состоянии признаки всех строк имеют значение Q .

При обращении к одной из строк соответствующий признак принимает эна" чение 1,. Наииеныаим приоритетом обладает (т.е. подлежит выводу) строка с наименьшим номером, имеющим нулевой признак.

При совпадении нулевых признаков всех строк буферного запоминания блока производится инвертирование.

Введение устройства определения соответсгвия свободной строки позволяет сократить количество обращений в основное запоминающее устройство эа счет осуществления записи иэ процессора в буферный запоминающий блок без одновременноЯ записи в основное запоминающее устройство и переписи измененной части строки иэ буферного запоминающего блока в основное заломинающее устройство только при выводе данной строки из буферного sanoминающего блока.

На чертеже изображена схема система для управления ассоциативным sanoиинающкм устройством, где обозначено: основное запоминающее устройство l., процессор 2, буферный запоминающий блок 3» состоящий нз множества строк с множествои слов в каждой, блок ассоциативных регистров 4, блок сравненйя адресов 5, блок управления 6, устройство 7 преобразования адресов, устройство 8 определения свободной строки и устройство 9 ойределения соответствия свободной строки, устроЯство 8 определения свободной стрбки состоит иэ регистра 10 занятости строк, элемента И 11, приоритетной схема опроса 12, элемента И 13.

Устройство 9 определения соответствия свободной строки состоит из регистра 14 соответствия, ряда элементов И 15 по одному на каждый триггер соответствия, двух элементов И б

16, 1.7 на обоих плечах каждого триггера, двух элементов ИЛИ 18 и 19.

Система для управления ассоциати.ным запоминающим устройством работает следующим образом.

Информация для каждой строки буферного эапоминакщего блока считывается из основного запоминающего устройства 1 целой строкой.

S блоке ассоциативных регистров 4 запоминаются адреса строк основного запоминающего устройства с информациея, минаемой в,буферном запомннакщем блоке 3. Адреса строк ассоцнативных регистров состоят из номера страницы и номера строки в странице.

В момент обращения к буферному запоминающему блоку 3 процессор 2 записывает адрес иа адресный регистр (на чертеже отсутствует) числе (в случае

Эапйси) иа чиСловой регистр (на чертеже отсутствует) и подает ряд управляющих сигналов в блок управления 6.

Адрес с адресного регистра поступает в блок сравнения адресов 5. Адреса с ассоциативных регистров 4 поступают в блок сравнения адресов 5.

Блок управления 6 подает сигнал опроса в, блок сравнения адресов 5.

Нри наличии нужного адреса (есть ссвпадение в блоке сравнения адресов

5) иэ блока управления 6 и блока 5 подаются сигналы коммутации в буферный запоминающий блок 3.

При отсутствии нужного адреса с блока сравнения адресов 5 и с блока управления 6 поступают сигналы опроса приоритетной схемою в устройство

8 определения свободнОЯ строки.

Сигнал с выхода приоритетной схемы 12 устройства 8 определения свободной строки поступает в устройство

9 определения соответствия свободной строки.

Сигнал наличия или отсутствия соответствия.поступает в блок управления б. По сигналу от блока управления б в случае соответствия с адресного регистра, а в случае несоответствйя с блока ассоциативных регистров 4, адрес (номер страницы и номер строки) поступает в устройство 7 преобразования адресов, где осуществляется сравнение номера страницы адреса с номерами страниц в таблице соответствия (иа схеме не показано) и если есть (произошло совпадение), то на регистре физического адреса (на схеме не показан) формируется физический адрес

® основного запоминающего устройства 1.

По этому адресу в случае соответствия считывается строка из основного запоминающего устройства 1 в буферный запоминающий блок 3, а в слу65 чае несоответствия происходит запись

585496 иэ буферного запоминающего блока 3 в основное запоминак цее устройство

1 только той части слов строки, кото рая была изменена процессором 2 в процессе работы, т.е. имеет признак несоответствия.

Использование рассмотренной системы управления позволит до минимума сократить количество обращений в основное запоминающее устройство и в случае использования быстродействующих элементов в построении буферного запоминающего блока повысить производительнссть вычислительной машины.

Формула изобретения

Система для управления ассоциативным запоминающим устройством, содержащая основное запоминающее устройство и процессор, соединенные двусторон- Я9 ними связями с буферным запоминаюшим блоком, управляющий вход которого подключен к первому выходу блока управления, второй выход которого соединен с управляющим входом блока ассоциативных регистров, первый выход которого соединен с первым входом блока сравнения адресов, второй вход которого соединен с выходом процессора, третий

Йход с третьим выходом блока управле- 80 ния, первый выход подключен к первому входу блока управления, второй вход и четвертый выход которого соединены с соответствующими выходом и входом процессора, о т л и ч а ю ш а я с я тем,,что, с целью повышения производительности работы системы, в нее введены устройства преобразования адресов, определения свободной строки и определения соответствия свободной строки, причем первый и второй выходы устройства преобразования адресов соединены соответственно с входом основного запоминающего устройства и третьим входом блока управления, входы соединены соответственно с выходом прс цессора, пятым выходом блока управления и вторым выходом блока ассоциативных регистров, первый, второй и третий входы устройства определения свободной строки подключены соответственно к шестому и седьмому выходам блока управления и ко второму выходу блока сравнения адресов, выход .соединен с первым входом устройства определения соответствия свободной строки, второй и третий входы которого соединены с восьмым и девятым выходами блока управления, выход подключен к четвертому входу блока управления.

Источники информации, принятые во внимание при экспертизе:

1. Г.Кагцан., Вычислительные машины системы. 370, изд. Иир, Москва, 1974, с. 260-264.

2. Патент ЖФ 93611315, кл. 340-172. . 1971.

585496

Составитель Й.геренов

Техред Н.йндрейчук Корректор А.Лакида

Редактор Л.Хлудова

Филиал ППП Патент, r.Óæãîðîä, ул.Проектная, 4

Заказ 5049/39 Тираж 8181 Подписное

ЦНИИПИ Росударственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., д, 4/5