Блок управления для оперативного запоминающего устройства

 

k" М с. g о о ю е i 4 ислен

6я

Союз Советскии

Социаяистимескии

Республик (11 ) 585543 (61) Дополнительное к авт. свид-ву (22) Заявлено 27.02. 76 (21) 2329014/18-2 (51) м. KJl. (, 11 С 7/00 с присоединением заявки №

Гесудврствеииый камитет

Совета Мииистрев СССР ие делам изоеретеиий и открытий (23) Приоритет (43) Опубликовано 25.12.77. Бюллетень №4 (53) УДК 681.327.(( (088. 8) (45) Дата опубликования описания 15.(2,77 (72) Авторы изобретения

А. Ф. Страхов, Ю. Н. Марты ненко, Е, П. Демин и Я. Ш, Безросный (71) Заявитель (54) БЛОК УПРАВЛЕНИЯ ДЛЯ ОПЕРАТИВ((ОГО

ЗАГ1ОМИНА ЮЩЕГО УСТРОЙСТВА

К1

Изобретение относится к области вычислительной техники и может быть использовано в оперативном запоминаюй ем устройстве, предназначенном, в частности, для устройства обработки информации.

Известны блоки управления для оперативных запоминающих устройств, использующие при формировании временной диаграммы времязадающие цепи различного типа )1).

В.таких устройствах в качестве времязадающих цепей используются линии задержки, мультивибраторь, либо логические элементы, имеющие собственную задержку. Суммарное время всех задержек выбирается равным времени цикла памяти, что приводит к значительному объему оборудования.

Наиболее близким к изобретению по технической сущности является блок управления для оперативного запоминающего устройства, содержащий триггер запроса, единичный вход которого соединен с шиной запроса, элемент задержки, элементы И, ИЛИ, НЕ и шины стробов считывании и записи )2). Величина задержки равна длительности цикла памяти, которая определяется длительностью стробов считывания и записи, занимающих в обгцей сложности до 90% цикла памяти.

Так как длительность строба считывания равна длительности строба записи, то в указанном элементе задержки дважды формируется сигнал с одинаковыми временными параметрами.

Такое использование времязадающей цепи приводит к усложнению блока и снижению надежности.

Целью изобретения является упрогцение блока и повыымние его надежности. Достигается это тем, что в блок управления введены (0 триггер полуцикла, нулевой вход которого соединен с нулевым выходом триггера запроса, единичный вход — с входом ълемента ИЛИ, выходом элемента задержки и шиной строба записи, а выход подключен к входам элементов

И и ИЛИ, выход элемента ИЛИ через элемент

НЕ соединен с нулевым входом триггера запроса, единичный выход которого подключен к входу элемента И, а выход элемента И соединен с входом элемента задержки и шиной строба считывания.

На чертеже представлена схема блока управления для оперативного запоминающего устройства.

Блок управления содержит триггер запроса

1, единичный вход которого соединен с шиной запроса 2, элемент задержки 3, шины строба " считывания 4 и записи 5„триггер 6 полуцвкла, элементы И 7, ИЛИ 8, н НЕ 9. Нулевой вход триггера 6 полуцнкла соединен с нулевым выходом триггера запроса 1, еднннчный вход с входом элементов ИЛИ 8, выходом элемента задержки 3 н шиной б строба эаннсн, а выход юедключен к входам элементов И 7 н ИЛИ 8.

Выход элемента ИЛИ 8 через элемент

НЕ 9 соедннен с нулевым входом триггера запроса 1, еднннчный выход которого подключен к входу элемента И -7, а выход последнего сбедннен с входом элемента задержкн 3 н шнной 4 строба счнтывання. ..

В нсходном состояннн тратерй н 6 находятся в нулевом состояннн. Импульс запроса, поступающнй по щнне запроса 2 на единичный вход триггера,запроса 4,.устанавлнвает его в еднннчное .состояние, прн этом на. выходе элемента И 7 появляется ноложнтельный перепад напряжения. Через время, определяемое величиной задержки .элемента задержки э н равное требуемой длитЕльности строба считывании (равному w длнтельности сгребу записн), указанный перепад найряженкя,установят трнггер

6 полукнкла а единнчнае состоянне. Йрн-.этом на выходе мементэ И 7. уровень вернется к нсходному состоянню,: т.е:., завершнтся формнрованне строба считывания. Через:время. определяемое величиной задержки элемента задержки 3, сформнруется строб звпнен на выходе этого элементе, Затем на.,выходе элемента

НЕ 9 появляется пеложятельный сигнал, сформнрованный элементом. ЙЛК 8; который устанавлнвает в исходное состояние триггер запроса l, а последннй, в свою очередь, устанавливает а исходное састоянне триггер 6 полвцнкла.

После того, как триггеры н 6 вернулись в исходное состоянне, блок управлення готов к нрнему очередного запроса.

Предлагаемая схема блока управления saпомннающего устройства имеет преимущество перед прототнпом, так как в ней применен элемент задержки с сокращенным в два раза временем задержки, чем уменьшаетс. . .,,ва рача количество элементов. В связн с Йь;; йлок упрощается н повышается его надежность.

Формула изобретения

1в

Блок управлення для оператнвного запомннающего устройства, содержащий триггер за. проса,. еднннчный вход которого соедннен с шнной занроса, элемент задержкн, цементы И, ИЛИ, НЕ н, шнеы стробов.счнтывання. н запнсн; отличающийся тем, что, :с целью .упрощення блока н повышейнн его.нвдежностн, он содержит триггер полуцнкла, нулевой вход которого соедниен с нулевым выходом трнггера запроса, единичный: вход — e входом элемента ИЛИ, 26 выходом".элемента задержки .н шнной строба запксн, а щ@ход подключен к входам элементов

И н ИЛЯ, аыход элемента ИЛИ через элемент

НЕ соедннен с нулевым входом триггера заироса, единичный. выход которого подключен ко входу элемента И; а выход элемента И соединен с входом элемента задержки н шиной строба счнтывання, Источники ннформацин, принятые во вннманне прн экспертнзе:

1. Патент Великобритании № t.044.580, кл.

G4C I%6.

2. Бузунов Ю. A., Вавилов Е. Н., Принципы построений цифровых вычислительных машин, «Техннка, с. 4Я 1972.

Редактор Е. Гончар

Заказ БО55(42

Составитель Г, Мвмджнн

Техред О. Лугован Корректор Л. Федорчиха

Тираж 729 Подписное

1!!1ИИ11И Росупи!и.тиеииогii юани н та Оiiпста Министрон С(ХP по делан изобретений и открытий

113035, Москва, Ж-35. Раушская над, д. 4l5

Филиал П!1П «Патента, г, Ужгород, ул. Проентнан.