Устройство для связи цифровой вычислительной машины с внешними устройствами

 

ОП ИСАНИЕ

ИЗОБРЕТЕН Ия

К АВТОРСКОМУ СВИДИТВДЬСТВУ

Союз Соввтскмх

Социалистических

Республик (11) 59) 85g (61) Дополнительное к авт. саид-ву(22) Заявлено 03.10.75 (21) 2180250/18-2 с присоединением заявки №вЂ” (23) Приоритет(43) Опубликовано 05.02.78. Бюллетень ¹5 (45) Дата опубликования описания 23,0("8 (51) М, Кл.

Q 06 Р 3/04

Гнеударстнвннмй немнтет

Сената Мнняетрае СССР не делам наебрвтеняй и аткрмтнй (53) У,ДК 681.825 (088. 8) (72) Авторы изобретения

П, В. Зубюк, A. H. Вашкупат и B. И. Кунднренко (71) Заявитель (54) УСТРОЙСТВО ДЛЯ СВЯЗИ ЦИФРОВОЙ ВЫЧИСЛИТЕЛЪНОЙ

МАШИНЫ С ВНЕШНИМИ УСТРОЙСТВАМИ

Изобретение относится к области вычислительной техники и может быть использовано при построении больших многопараметрических систем радиоэлектронной аппаратуры (P3A).

Известно устройство для сопряжения ЦВМ (процессора) с внешними устройствами (BY) (!), представляющие собой мультиплексный и селекторный каналы, которые выполняют операции обмена информацией между оперативной памятью процессора и ВУ. Операции обмена происходят непосредственно между процессором и BY по программным или ненрограммированным командам. Обмен информацией— несинхронный с применением схем приоритета, Иэ известных устройств сопряжения процессора с BY наиболее близким по технической сущности к изобретению является устройство (2), содержащее формирователь адреса, регистр связи и коммутатор. Первый вход регистра связи соединен с выходом коммутатора, вход которого подключен к первому выходу регистра связи.

Недостатком известного устройства является сравнительно невысокая производительность вычислительной системы в целом в связи с существенными затратами машинного времени

2на вспомогательные (подготовительные) операции.

Целью изобретения является повышение быстродействия устройства.

Поставленная цель достигается тем, что в предложенное устройство введены синхронизатор, шифратор, блок оперативной памяти н блок долговременной памяти. Выход синхронизатора через шифратор соединен с первым входом формирователя адреса, второй вход

l0 которого подключен к первому выходу блока долговременной памяти, второй выход которого . соединен со вторым входом регистра связи.

Вход блока долговременной памяти подклю; чен к выходу формирователя адреса и первому

15 входу блока оперативной памяти, второй вход которого соединен со вторым выходом регистра связи. Выход блока оперативной памяти подключен к третьему входу регистра связи.

Структурная схема устройства приведена на чертеже, 2о Устройство содержит блок оперативной памяти I, информационные вход и выход которого соединены с регистром связи 2, а адресный вход; — с выходом формирователя адреса 3, предназначенный лля хранения информации, поступающей от ВУ и процессора; блок долговременной памяти 4, первый выход которого

59 I 850 соединен с регистром связи 2, а второй выход н адресный вход- — с формирователем 3, предназначенный для хранения управляющей информации типа иепрограммнрованных команд {HK), констант и информации для программного контроля; регистр связи 2, входы и выходы которого соединены с процессором, блоком l, блоком 4 и коммутатором 5, предназначенный для информационного обмена (ввод-вывод) между ВУ, процессором и блоками 1 и 4; коммутатор 5, входы которого соединены с регистром связи 2 и ВУ, предназначенный для согласования форматов информации и электрических уровней сигналов, представляющих информацию, формирователь адреса 3, входы которого соединены с процессором, блоком 4 и шифратором 6, а выход — с адресными входами блока 1, блока 4, предназначенный для хранения управляющей информации в период выполнения операции ввода {вывода) в (из) блока и операции вывода из блока 4; шифратор 6, вход которого соединен с синхронизатором 7, а выход — с формирователем адреса 3, предназначенный для формирования управляющей информации, поступающей от ВУ; синхронизатор 7, выходы которого соединены с тактовым входом процессора, BY, шифратора 6, предназначенный для формирования сетки синхроимпульсов, разнесенных по времени и соответствующих частоте опросов обращения ВУ, а также обеспечения синхронной работы процессора и BY с блоками 1 и 4, Устройство работает следующим образом, Тактовые импульсы в качестве запросных сигналов от синхронизатора 7 поступают иа шифратор 6, где формируются коды адреса ячеек блока 4, в которых хранятся коды управляющей информации, ймеющие следующую структуру: адресную часть (номер ячейки), признак операции (запись или считывание), признак памяти и нриэнак массива. Управляющая информация со второго выхода блока

4 или адресного выхода процессора поступает на вход формирователя адреса 3. По признаку памяти в этом коде происходит обращение к блоку 1 и блоку 4, Каждому BY в блоке 1 соответствует массив или постоянный номер ячейки, к которым производится обращение, Процессор по программе (либо по непрограммированной команде) может производить считывание иа любой ячейки блока 1 или блока 4, а запись — на уровне BY. Обмен информацией между блоками памяти l и процессором происходит через регистр связи, что же касается BY, то обмен информацией происходит через коммутатор и регистр связи 2. Процесс обмена жестко синхронизировав . Ilc>мощью тактовой сетки частот, формируемых синхронизатором 7.

Таким образом, в предлагаемом устройстве в результате виедеция блоков памяти l и 4 процессор полностью освобождается от вспо30 могательных операций, что исключает потерю машинного времени при решении задач по основной программе. Применение жести и синхронизации обмена информацией исключает потребность в создании устройств приоритета.

Производительность вычислительной систеi5 мы в целом увеличивается на 40%. Применение унифицированных узлов и блоков сокращает разработку аппаратуры, а, следовательно, и эксплуатационной документации.

Формула изобретения

Устройство для связи цифровой вычислительной машины с внешними устройствами, содержащее формирователь адреса, регистр связи Н коммутатор, причем первый вход регистра связи соединен с выходом коммутатора, вход которого подключен к первому выходу регис тра связи, отличающееся тем, что, с целью повышения быстродействия, в него введены синхронизатор, шифратор, блок оперативной памяти .и блок долговременной памя гя, причем выход синхронизатора через шифратор соединен,с первым входом формирователя адреса, .второй выход которого подключен к первому выходу блока долговременной памяти, второй выход которого. соединен со вторым входом регистра связи, а Вход блока долговременной памяти падялючен к выходу фор. мирователя адреса и первому входу блока оперативной памяти, второй вход которого соединен со вторым выходом регистра связи,.а

46 выход блока оперативной памяти подключен,к третьему входу регистра связи.

Источники информации, принятые во внимание при экспертизе:

1. Авторское свидетельство СССР № 404088, 5 06 F 9/19, 07.08.72..

2. Авторское свидетельство СССР № 401999, К (л 06 F 15/20, 23,11.71.

Релактор Л. Утехина

Заказ 590/4!

Составитель В. Тарасов

Техрвд О. Луговая Корректор Н. Янемнрскан

Тирам 6Ж Полонское

ЦИИИПИ Госуваретвеиного комитета Совета Министров СССР

lIo делам изобретений N открытий! 3035, Моск ва, Ж-35, Раущс каи наб., д. 4/5

Филиал ППП «Патент», r. Уагоро», уа. !!роектиаи, 4