Многоканальное цифровое вычислительное устройство

 

О П И С А Н И Е 1п 60056l

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Соаетскик

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 05.04.74 (21) 2013417/24 с присоединением заявки Кв (51) М. Кл. - С 06Г 15/16

Государственный комитет

Совета Министров СССР по делам изобретений и открытий (23) Приоритет (43) Опубликовано 30.03.78. Бюллетень Мо 12 (53) УДК 681.325(088,8) (45) Дата опубликования описания 21.04.78 (72) Авторы изобретения

И. А. Ильин, А. 3. Подколзин и О. В. Титов (71) Заявитель (54) МНОГОКАНАЛЬНОЕ ЦИФРОВОЕ ВЫЧИСЛИТЕЛЬНОЕ

УСТРОЙСТВО

Изобретение относится к автоматике и может использоваться в различных цифровых системах управления и контроля.

Известно устройство .(1), содержащее центральный пульт для управления несколькими одинаковыми вычислительными устройствами, каждое из которых содержит схему определения последовательности работы, несколько запоминающих и арифметических элементов и такое же количество маршрутных регистров для обмена информацией с запоминающим блоком. Обеспечивая автономность вычислительного процесса для каждого канала управления, названный вычислитель в то же время имеет большое количество оборудования, так как в нем используется для каждого канала свое вычислительное устройство.

Наиболее близким техническим решением к изобретению является устройство,(2), содержащее входной коммутатор, выход которого соединен с первыми входами М оперативных запоминающих блоков и первыми входами и решающих блоков, вторыми входами подключенных через первый элемент

ИЛИ к выходам соответствующих оперативных запоминающих блоков, а третьи входы и решающих блоков соединены через второй элемент ИЛИ с выходами соответствующих постоянных запоминающих блоков, входы которых подключены к выходу программного блока, связанному с вторыми входами М оперативных запоминающих блоков, входом входного коммутатора и первым входом выходного коммутатора.

Однако такое устройство имеет низкое быстродействие.

Цель изобретения — повышение быстродействия многоканального цифрового вычислительного устройства.

10 Это достигается тем, что в устройство введен многовходовой сумматор, причем и входов многовходового сумматора соединены с соответствующими выходами и решающих блоков, . управляющий вход многовходового

15 сумматора — с выходом программного блока, а выход этого сумматора подключен к вторым входам каждого из М оперативных запоминающих блоков и к второму входу выходного коммутатора.

20 Структурная схема предлагаемого устройства приведена на чертеже.

Устройство содержит входной коммутатор

1; входные шины 2 устройства; выходной

25 коммутатор 3; выходные шины 4 устройства; блок 5 оперативной памяти, состоящий из М оперативных запоминающих блоков 6, элемента ИЛИ 7; блок 8 постоянной памяти, содержащий постоянные запомпнающпе блоки

30 9, элемент ИЛИ 10; арифметический блок 11„

600561

3 имеющий и решающих блоков 12; многовходовой сумматор 13; программный блок 14.

Предлагаемое многоканальное цифровое вычислительное устройство предназначено для вы шсления алгоритмов непрерывного управления автоматических систем, Для кажкого канала непрерывного управления вычисляется только один алгоритм. Каждая составляющая алгоритма для выбранного капала управления вы шсляется «своим» решающим блоком. Все составляющие алгоритма для j-го канала управления вычисляются в решающих блоках одновременно. Вычисленные составляющие алгоритма и решающих блоков поступают на многовходовой сумматор, формирующий окончательный результат путем образования суммы составляющих алгоритма.

Блок 6 оперативной памяти, выполненный пз М оперативных запоминающих блоков 6, служит для оперативного хранения информации в процессе вычислений. Каждому 1-му каналу управления (их всего И) соответствует j-й оперативный запоминающий блок 6, Число ячеек памяти в одном блоке 6 равно числу (n) составляющих алгоритма управления.

Блок 8 постоянной памяти состоит пз М постоянных запоминающих блоков 9 и осуществляет хранение констант, используемых в процессе вычислений. Каждому J-му каналу управления соответствует j-й постоянный запоминающий блок 9. Число ячеек памяти в одном блоке 9 равно числу (n) составляющих алгоритма управления.

Лрифметический блок 11 содержит и решающих блоков 12. В каждом блоке 12 вычисляется соответствующая составляющая алгоритма управления для 1-го канала управления. Число решающих блоков в арифметическом устройстве равно числу составляющих алгоритма управления.

Многовходовой сумматор 13 формирует окончательный результат вычисления алгоритма для )-ro канала управления путем образования суммы одновременно поступающих на него с решающих блоков составляющих алгоритма, Программный блок 14 осуществляет в предложенном устройстве все управление синхронизацию) и выполняет следующие функции; передачу командной информации с объекта управления через входной коммутатор 1; выдачу результатов вычисления (исполнительной информации) на объект через выходной коммутатор; запись информации в устройство оперативной памяти и считывание ее в арифметическое устройство; настройку решаюших блоков на выполнение требуемых по. алгоритму для выбранного канала управления математических операций; управление собственно процессом вычисления алгоритмов; переключение каналов управления (входного и выходного коммутаторов).

Программный блок управляет вычислительным процессом путем выработки сигпалов, необходимых для координированной сов

Зо

G0

65 местной работы всех блоков предложенного устройства. Он работает по «жесткой» программе с определенным периодом квантования по времени. В состав программного блока входят: генератор синхронизированных тактовых серий импульсов, генератор одиночных тактовых импульсов (участвующий лишь в процессе настройки устройства), генератор одиночных периодов квантования по времени (также участвующий лишь в процессе настройки устройства), схема формирования управляющих тактов, схема формирования управляющих серий и схема фор;1ирования сигналов перек:почения каналов управления.

Командный сигнал, соответствующий J-му каналу управления, вырабатываемый программным блоком 14, производит подключение j-х входных шин 2 к 1 -м входам входного коммутатора 1, благодаря чему входная информация с )-х входных шпн передается на входы -го блока 6 и в арифметический блок

11. Кроме того, этот командный сигнал обеспечивает подключение выходов 1-го блока 6 и )-го блока 9 к решающим блокам 12 и j-го выхода выходного коммутатора 3 к j-й выходной шине 4, связанной с 1-м каналом управления. Вслед за вычислением

1-ro алгоритма для -ro канала управления блока 14 вырабатывает (j+1)-й командный сигнал, по которому осуществляется подключение (j+1)-х входных шин к (j+1)-м входам входного коммутатора, подключение выходов (j+1)-ro блока 6 и (j+1)-го блока 9 к решающим блокам и (j+1)-го выхода выходного коммутатора к (1+1) -й выходной шине, связанной с (j+1)-м каналом управления и т. д.

Введение многовходового сумматора и параллельная обработка составляющих алгоритма управления ведут к существенному повышению быстродействия предлагаемого многоканального цифрового вычислительного устройства по сравнению с известными устройствами подобного типа. Кроме того, принятая структура предлагаемого устройства позволяет осуществлять наращивание оперативных и постоянных запоминающих блоков, входного и выходного коммутаторов при увеличении числа каналов управления. Принятая структура допускает также возможность наращивания числа решающих блоков с соответствующим увеличением числа входов многовходового сумматора при расширении (увеличении числа составляющих) вычисляемых алгоритмов управления. Достоинством принятой структуры является также то, что благодаря возможности программной перенастройки решающих блоков появляется возможность вычисления алгоритмов управления при изменении самих составляющих этих алгоритмов.

600561

Формула изобретения

3 5

Составитель В. Тарасов

Текред А. Камышннкова

Корректоры: Н. Федорова и Л. Орлова

Редактор О. Пушкин

Подписное.Заказ 270/10 Изд. ¹ 338 Тираж 841

НПО Государственного комитета Совета Министров СССР по делам изобрстений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4, 5

Типография, пр. Сапунова, 2

Многоканальное цифровое вычислительное устройство, содержащее входной коммутатор, выход которого соединен с первыми входами

М оперативных запоминающих блоков и первыми входами и решающих блоков, вторые входы которых через первый элемент ИЛИ подкл1очены к выходам соответствующих оперативных запоминающих блоков, а третьи входы и решающих блоков соединены через второй элемент ИЛИ с выходами соответствующих постоянных запоминающих блоков, входы которых подключены к выходу грограммного блока, связанному с вторыми входами M оперативных запоминающих блоков, входом входного коммутатора и первым входом выходного коммутатора, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, в него введен многовходовой сумматор, причем п входов многовходового сумматора соединены с соответствующими выходами и решающих блоков, управляющий вход многовходового сумматора подключен к выходу программного блока, а выход многовходового сумматора соединен с вторыми входами каждого из Л4 оперативных запоминающих блоков и с вторым входом выходного коммутатора.

Источники информации, принятые во внимание при экспертизе

1. Патент СШЛ ¹ 3544973, кл. 340 — 172.5, 01.12.73.

2. Цифровая система управления с многоканальным регулятором сб. Транспорт и хранение нефтепродуктов и углеводородного сырья, № 4, 1969, с. 3.