Устройство для сравнения чисел

 

!

1

ОП ИСАНЙЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (а1) 602940 (61) Дополнительное к авт. свид-ву(22) Заявлено26.04.76 {21) 2353793/18-24 с присоединением заявки № (23) Приоритет (43) Опубликовано15.04.78.Бюллетень ¹14 (45) Дата опубликования описания й4. nÚ. 78. (51) М. Кл, G 06 F 7/04

Государственный комитет

Совета Министров СССР по делам иэоооетений и откоытий (53) УДК681.325.65 (088.8) (72) Авторы изобретения

В ° И. Жабин, В. И. Корнейчук, В. А. Сидоренко и В. П. Тарасенко

Киевский орцена Ленина политехнический институт им. 50-летия

Великой Ок тяб рьской социалис тиче ской революции (?1) Заявитель (54) УСТРОЙСТВО ДЛЯ СРАВНЕНИЯ ЧИСЕЛ

Изобретение относится к области автоматики и вычислительной техники и может быть применено в цифровых вычислительных маши,нах и устройствах дискретной автоматики.

Известны устройства для сравнения чисел, содержащие элементы запрета, элементы И или ИЛИ, элементы задержки (1).

Наиболее близким техническим решением к предложенному является устройство для сравнения чисел, содержащее блок вычитания, сумматор, триггеры, элементы И, коммутаторы,,о сумматор по модулю два, узел управления (21.

Недостатком известных устройств является невозможность сравнения чисел, представленных двоичным избыточным кодом.

Целью изобретения является расширение функциональных возможностей в части обес- о печения сравнения чисел, представленных избыточным кодом, Это достигается тем, что в предлагаемом устройстве входы блока вычитания соединены с шинами операндов, а прямой и инверсный вы- „О ходы старшего разряда блока вычитания подключены ко входам первого и второго элементов И соответственно и к информационным входам первого триггера, выходы которого соединены с одним из входов первого и второго элементов И и с управляющими входами пер-2э

2 вого коммутатора, информационные входы которого подключены к шинам операндов, а выходы — к одним из входов сумматора, другие входы которого соединены с выходами второго коммутатора, информационные входы которого подключены к выходам блока вычитания, а управляющие входы — к выходам первого и второго элементов И, одни из входов которых соединены с выходом второго триггера и со входом узла управления, другие входы котороlo подключены к шинам управления, к шинам тактовых сигналов, а выходы — ко входам блока вычитания, выходы второго и третьего разрядов которого соединены со входами сумматора по модулю два. управляющий вход которого подключен к шине тактовых сигналов, а выход — ко входу второго триггера.

Функциональная схема предложенного устройства представлена на чертеже.

Устройство содержит блок вычитания 1, сумматор 2, коммутаторы 3, 4, узел управления 5, сумматор по модулю два 6, триггеры 7, 8, элементы И 9, 10, входные шины операндов 11, 12, шины управления 13, 14, наины тактовых сигналов 15, 16, 17.

Устройство работает следующим образом.

Код первого операнда А и код второго опср1нда В поступают поразрядно соответственно

602940

Фор,нула изобретения

60 на шины 11 и 12 одновременно, то ссть в каждый момент времени на шины поступают разряды. первого и второго операндов с одинаковыми весами.

В исходном состоянии o,1oê вычитания и триггеры устройства установлены в нулевое состояние. Если необходимо определить максимальное из двух чисел, то к началу первого цикла вычислений поступает сигнал на шину 13 и через узел управления 5 поступает на цепь выдачи прямого кода старшего разряда блока вычитания 1. Этот сигнал сохраняет свое значение до окончания работы устройства. Таким образом на выходах старшего разряда блока вычитания 1 до окончания работы устройства присутствует прямой код старшего разряда блока вычитания. Если необходимо определить минимальное из двух чисел, то аналопгчпьlll сигнал подается на шину 14 и через узел управления 5 поступает на цепь выдачи обратного кола старшего разряда блока вычитания 1.

К началу каждого l-го цикла вычислений (i = 1, 2,..., m), на шины 11 и 12 поступают коды очередных разрядов соответственно a,: и в;, которые сохраняют свое значение до окончания цикла вычислений. В каждом цикле вычислений II2 тактовые шины 15, 16 и 17 поочередно поступают соответственно TBKToHt сигналы у, у и у,. В первом такте цикла вычислений тактовый сигнал у; с шины 15 поступает на цепь приема кода трип.ера 7, на управляющий вход сумматора по модулю два б и через узел управления 5 на цепь сдви1 а блока вычитания 1. При этом происходит прием в триггер 7 K03à с выхода старше о разряда блока вычитания 1 (запоминанпе знака предыдущего остатка), суммирование сумматором 6 второго и третьего разрядов блока вычитания 1 и сдвиг содержимого блока вычитания 1 на один разряд влево (одновременный прием кода с блока вычитания 1, анализ разрядов этого блока и сдвиг содержимого блока возможны, так как блок вычитания 1 является сдвигаюшпм, а следовательно, каждый разряд блока вычитания 1 должен быть построен на паре триггеров или на триггерах с внутренней задержкой) .

Предположим, что в результате суммирования сигнал на выходе сумматора 6 пс появился. В этом случае триггер 8 не изменяет своего исходного состояния. Тогда Во втором такте цикла вычислений с шины 1б поступает сигнал на вход узла управления 5, со второго выхода которого поступает сигнал на цепь приема кода блока вычитания 1. В результате этого к содержимому блока вычитания 1 прибавляется код разряда а; первого операнда и вычитается код разряда в второго операнда.

В третьем такте вычислений с тактовой шины 1 7 поступает сигнал на цепь выдачи кода триггера 7. В результате этого, в зависимости от состояния триггера 7 и кода на выходе старшего разряда блока вычитания (то есть, в зависимости от предыдущего и настоящего знаков остатка), в сумматор 2 через коммутатор 4 передается код разряда а или ко l разряда в,, а через коммутатор 3 по сигналам с

5 о

45 выходов элементов И 9 и 10 передается соответственно обратный или прямой кол с выходов блока вычитания 1, или же при отсутсгвии сигналов на выходах элементовИ 9 и 10 этот ко.l, не передается. При этом, если трип. p 7 li код на выходе старшего разряда блока вычитания 1 имеют значение О, то через коммутатор 4 передается код а;, а через коммутатор 3 код не передается. Если их состояние соответственно

0 и 1, то коммутатор 4 передает код а;, а коммутатор 3 — инверсный код блока вычитания 1.

Для состояний соответственно 1 и 0 коммутатор 4 передает код в;, а коммутатор 3 — прямой код блока вычитания 1. В результате этого Аа выходе сумматора 2 появляется код разряда с; операнда результата.

Предположим теперь, что в первом такте вычис IOIIHH в результате суммирования сумматором б второго и третьего разрядов блока вычитания 1 на выходе сумматора 6 появился сигнал. Это означает, что разность между числами настолько велика, что последующие разряды не могут изменить соотношения между числами. Поэтому нет необходимости вести вычисления в блоке вычитания 1, а достаточно передавать коды разрядов соответствуюшего операнда прямо с шины операнда на выход устройства. Сигнал с выхода сумматора 6 поступает на единичный вход триггера 8 и устанавливает его в единичное состояние. В результате этого снимается сигнал с инверсного выхода триггера 8 и, вследствие этого, отсутствуют сигналы на первых входах элементов И 9 и 10 (коды с выходов блока вычитания 1 не передаются) и на управляющем входе узла управления 5 (сигналы на управляюгцие входы блока вычитания 1 не поступают и он нс изменяет в дальнейшем своего состояния, а код на выходы старшего разряда блока вычитания нс поступает) . Если триггер 7 установлен в нулевое состояние, то коммутатор 4 передает в течение всех последующих циклов код а,, а если в единичное состояние — то код в;. Поскольку код на выходе старшего разряда блока вычитания отсутствует, то триггер 7 в дальнейшем не изменяет своего состояния. На этом заканчивается один цикл вычислений. Если операнды им loT разность т, то необходимо выполнить m циклов вычислений.

Таким образом предложенное устройство позволяет производить сравнение чисел представленных двоичным избыточным кодом.

Устройство для сравнения чисел, содержашее блок вычитания, сумматор, триггеры, элементы И, коммутаторы, сумматор по модулю два. узел управления, отличающееся тем, что, с целью расширения функциональных возможностей в части обеспечения сравнения чисел, представленных избыточным кодом, в нем входы блока вычитания соединены с шинами операндов, а его прямой и инверсный выходы сгаршего разряда подключены ко входам пср-60294!}

1Р

Составитель Б. beëêèí

Текред О.;1i говая Корректор П Макаре",e

Тираж 82б Подписное

Редактор H. Каменская

Заказ 185}, 45

11!!ИИПИ Государственного комитета Совета Министров С< СР по делам иаобретений и открытий

I !3035, Москва. Ж-35. Раушская наб.< д. 4,5

Филиал ПП!1 «Патент», г. Ужгород, ул. Проектная. 4 вого и второго элементов И соответственно и к информационным входам первого триггера, выходы которого соединены с одними из входов первого и второго элементов И и с управляющими входами первого коммутатора, информационные входы которого подключены к шинам операндов, а выходы — к одним из входов сумматора, другие входы которого соединены с выходами второго коммутатора, информационные входы которого подключены к выходам блока вычитания, а управляющие входы — к выходам первого и второго элементов И, одни из входов которых соединены с выходом второго триггера и со входом узла управления, другие входы которого подключены к шинам управления и шинам тактовых сигналов, а выходы — ко входам блока вычитания, выходы второго и третьего разрядов которого соединены со входами сумматора по модулю два, управляющий вход которого подключен к шине тактовых сигналов, а выход— ко входу второго триггера.

Источники информации, принятые во внимание при экспертизе:

1. Авторское свидетельство СССР Хо 441560, кл. G 06 F 7/04, !972.

2. Авторское свидетельство СССР Хо 446055, кл. G 06 F 7!04, 1973.