Центральный процессор

 

ОПЙСАНИЕ

ИЗОБРЕТЕН ИЯ

Союз Соввтскнх

Социалистических

Республик (1) 608160

К АВТОРСКОМУ СВИДИТВЛЬСТВУ (61) Допояивтельиое к авт. свид-ву(22) Заявлено 05.06.75(21) 2141405/24 с присоединением заявки №вЂ” (23) Приоритет (43) Опубликовано 25.05.78Бюялетень № 19 (46) Дата опубликования описаяия1 .05,И. (5l) М. Кл.

G- 06 F 15/00

Государстаеиимй комитет

Соввта Мииистроа СССР оо делам иэооретеиий и открытий

Д) УДК 681.З22 (088. 8) (72) Авторы изобретевия

О. П. Абрамова, Л. И. Островская и В. П. Кошелев (71)Заявитель (54) ЦЕНТРАЛЬНЫЙ ПРОЦЕССОР

Изобретение относится к вычислительной технике н может быть использовано в цифровых вычислительных машинах.

Известея процессор, который содержит устройство управления, запоминающее устройство, арифметическое устройство, регистр команд, регистр кодов арифметических операций, регистр ггупп кодов, схему готовности арифметического устройства, схему разрешения запроса памяти (3).

Этот процессор обладает низким быстродействием из-за отсутствия глубокого совмещения при выполнении операций и отсутствия мер для уменьшения потерь времени прн выполнении команд перехода.

Известен также процессор; применяемый в вычислительных машинах СДС-6600, СДС6800 (2).

Этот процессор содержит буферное запоминающее устройство команд, сумматор переадресации, запоминающее устройство, буферное запоминающее устройство команд перехода, арифметическое устройство с плавающей запятой, блоки умножения, деления и выполнения операций сдвига.

В расматриваемом процессоре арифметическое устройство состоит из автономных функциональных блоков; которые дают возможность

2 совмещать выполнение нескольких независимых команд. Однако в данном техническом ре.шении не используется метод разбиения всех арифметических операций на группы. каждая из которых содержала бы только сходные по своему исполнению операции. Этот метод позволяет а каждом арифметическом блоке, ориентированном иа выполнение той нли иной группы операций, использовать наиболее совершенные способы нх выполнения н уменьшить длиlu тельность выполнения арифметических операций.

Из известных процессоров, наиболее близким по технической сущности и достигаемому эффекту к предложенному является процессор, содержащий буферные запоминающие устройст з ва команд и команд перехода, входы которых соединены с перьым выходом коммутатора памяти, а выходы — соответственно с первым и вторым входами устройства дешифрации команд, первый выход которого соединен с п-рго вым входом буферного запоминающего устройства, второй выход — соелинен со входом устройства распределения ресурсов, третий выход соединен с первым входом .коммутатора памяти, четвертый выход соелинен с первым входом сумматора переалресрции, первый выход

25 устройства распределения ресурсов соединен

608l60 со вторым входом коммутатора памяти, второй выход — - соединен с первым входом буферного запоминающего уотройства операндов и вторым входом буферного запоминающего устройства, третий вход коммутатора памяти соединен с выходом арифметического устройства с плавающей запятой и первым входом блока связи, четвертый вход коммутатора памяти соединен с выходом запоминающего устройства, пятый вход = с выходом сумматора переадресации, второй и третий выходы коммутатора па- 1в мяти соединены соответственно с первым и вторым входами запоминающего устройства, четвертый выход коммутатора памяти соединен со вторым входом буферного запоминающего устройства операндов, пятый выход коммутатора памяти соединен с первым входом блока регистров, шестой выход — со вторым входом блока связи, первый выход буферного запоминающего устройства подключен к переому входу арифметического устройства с плавающей запятой; третий вход буферного запоминающего устройства операндов соединен с выходом блока связи, первый выход буферного запоминающего устройства операндов соединен со вторым входом арифметического устройства с плавающей запятой, второй вход блока регистров соединен с выходом арифметического устройства с плавающей запятой, первый выход — соединен со вторым входом сумматора переадресации, второй выход — подключен к третьему входу арифметического устройства с плавающей запятой (3j ..

Однако в этом процессоре большое количест30 во длинньц операций, на выполнение которых затрачивается много времени, приводит к снижению его быстродействия. Кроме этого не используется. возможность одновременного выполнения арифметических операций в арифмети- з5 ческом устройстве, если указанные операции независимы. Для повышения быстродействия в процессоре в случае команд перехода производится выборка команды по адресу, указанному в команде перехода, и заполняется буфер команд перехода; Однако в известном процес,соре не использована возможность того, что в отдельных случаях. можно на этапе вь1борки команды по адресу в команде перехода определить направление перехода, что позволило бы не заполнять буфер команд перехода, а передавать команды прямо в буфер команд.

Цель изобретения — повышение быстродействия процессора.

Это достигается тем, что в процессор введены блок выполнения команд перехода, центральное устройство управления, блок- сложения, вычитания и логических операций, блок умножения, блок деления, блок выполнения операций сдвига, блок выполнения пересылок, причем первый вход блока выполнения команд перехода соединен с пятМм выходом устройства дешифрации команд, второй вход блока выполнения команд перехода соединен с третьим выходом блока регистров, первый выход блока выполнения команд перехода соединен с шестым входом коммутатора памяти, второй выход блока выполнения команд перехода соединен с третьим входом блока регистров, первый вход центрального устройства управления соединен со вторым выходом буферного запоминающего устройства операндов, первый выход — подключен к третьему входу буферного запоминающего устройства, второй выход центрального устройства управления соединен с четвертым входом буферного запоминающего устройства операндов, третий выход соединен с четвертым входом блока регистров, второй вход соединен со вторым выходом буферного запоминающего устройства, первые входы блока сложения, вычитания и логических операций и блоков умножения, деления, выполнения операций сдвига, выполнения пересылок соединены с первым выходом буферного запоминающего устройства, вторые входы — соединены со вторым выходом блоха регистров, третьи входы соединены с первым выходом буферного запоминающего устройства операндов, а выходы — соединены с третьим входом коммутатора памяти, с первым входом блока связи и вторым входом блока регистров.

На чертеже приведена структурная схема устройства.

Оно содержит буферное запоминающее устройство команд перехода, буферное запоминающее устро"; блок 3 выполнения команд перехода, блок 4 регистров, центральное устройство 5 управления, буферное запоминающее устройство 6 операндов, устрояство 7 дешифрации команд, буферное запоминающее устройство 8, арифметическое устройство с плавающей запятой 9, блок !О сложения, вычитания и логических операций, блок l i умножения, блок !2 деления, блок !3 выполнения операций сдвига, блок !4 выполнения пересылок, устройство !5 распределения ресурсов, коммутатор памяти !6, блок 17 связи, сумматор !8 переадресации, запоминающее устройство !9.

Буферное запоминающее устройство команд предНазначено для записи команд «прямого» направления программы. Буферное запоминающее устройство команд перехода предназначено для записи команд направления «ветвления» программы. Блок выполнения команд перехода служит для выполнения команд перехода. Блок регистров предназначен для хранения операндов, констант пер:адресации и результатов операций. Центральное устройство управления служит для формирования управляющих сигналов, обеспечивающих выбор того нли иного блока для выполнения операции, а также передачу в выбранный блок кода операции из буферного запоминающего устройства операнда из блока регистров и операнда из буферного запоминающего устройсва операндов. Буферное запоминающее устройство опе-, рандов предназначено для записи операндов, вызываемых из запоминающего устройства. Буферное запоминающее устройство служит для записи команд, поступающих из устройства дешифрации команд. Арифметическое устройство с плавающей запятой предназначено для выполнения операций с плавающей запятой.

Блок сложения, вычитания и логических опера608!60 ций предназначен для выполнения операций сложения, вычитания и логических операций.

Блок умножения предназначен для выполнения операций умножения. Блок деления предназначен для выполнения операций деления. Блок управления, анализируя команду в буферном запоминающем устройстве 8, определяет тип блока, на котором должна выполняться команда, формирует запросы за операндами к блоку 4 регистров и к буферному запоминающему устройству 6 операндов, а также определяет готовность передачи команды на исполнение в нужный блок арифметического устройства. Каждый из специализированных блоков

10, !1, !2, 13, 14 имеет свой блок микропрограммного управления, который по коду. операции, поступающему из буферного запоминающего устройства 8, формирует серию управляющих сигналов, обеспечивающих выполненйе операции. Результат операции записывается либо в блок 4 регистров, либо в коммутатор 16 памяти. Если известно, что последующая команда должна использовать в качестве операнда результат предыдущей операции, то в этом случае блок 17 связи обеспечивает передачу этого результата в соответствующий регистр буферного запоминающего устройства

6 операндов. Если проанализированная устройством 7 дешифрации команда является хомаидой перехода, то выполнение ее осуществляется не в арифметическом устройстве, а в специально предназначенном для этой цели блоке 3 вь1полнения команд перехода. На сумматоре 18 переадресации формируется исполнительный адрес команды, на который возможен переход. Этот адрес передается на счетчик команд коммугатора 16 памяти. Считываемая из запоминающего устройства 19 команда поступает в буферное запоминающее устройство 1 команд перехода.

Использование центрального процессора позволит повысить быстродействие вычислительных машин, (ЭВМ), что приведет к уменьшению затрат машинного времени и, соответственно, будет способствовать увеличению производительности ЭВМ. Наибольший эффект от использования такого процессора может быть достигнут в мультипроцессорных системах с общими ресурсами. выполнения операций сдвига предназначен для выполнения операций сдвига. Блок выполнения пересылок предназначен для выполнения операций пересылок. Устройство распределения ресурсов предназначено для резервирования адкоммутаторе памяти, регистров в буферном запоминающем устройстве, регистров в буферном запоминающем устройстве операндов, Коммутатор памяти предназначен для хранения исполнительных адресов операндов и команд, операндов, предназначенных для записи в запоминающее устройство исполнительных адресов one>5 рандов и команд. Блок связи предназначен для передачи результата операции с выхода одного из блоков арифметического устройства в соответствующий регистр буферного запоминающего устройства операндов в случае, если адрес операнда, который необходимо выбрать из памяти, совпадает с одним из адресов записи, Сумматор переадресации предназначен для формирования исполнительного адреса. Запоминающее устройство предназначено для хранения операндов и команд.

Устройство работает следующим образом.

Считываемая из запоминающего устройства 19 команда через коммутатор памяти 16 записывается в буферное запоминающее устройство 2 команд (или в буферное запоминающее устройство 1 команд перехода). Из буферного запоминающего устройства 2 команд (илн буферного запоминающего устройства команд 1 перехода) команда передается в устройство 7 дешифрации команд, где п1)оизводнтся ее предварительная обработка, а именно: определяется формат команды, характер обращения к запоминающему устройству (запись или считывание), а также тот факт, ие является ли она командой перехода. Если команда не является командой перехода., то устройство

15 распределения ресурсов обеспечивает предварительное резервирование различных устройств процессора, необходимых для последую-щей обработки данной команды. Например для команды, у которой оба операнда хранятся в блоке 4 регистров, устройство 15 распределения ресурсов резервирует в буферном запоминающем устройстве 8 свободный регистр. Для команды, у которой один операнд хранится в запоминающем устройстве 19, а второй операнд — в блоке 4 регистров,. устройство 15 распределения ресу рсов резервирует свободный регистр в буферном запоминающем устройстве 8, свободный регистр в буферном запоминающем устройстве операндов 6, свободный регистр записи (или считывания) в коммутаторе памяти 16. Из устройства дешифрации команда передается в буферное запоминающее устройство 8. Сформированный на сумматоре 18 переадресации исполнительный адрес поступает в один из адресных регистров 16 коммутатора памяти. Центральное устройство 5

Формула изобретения

Центральный процессор, содержащий буферные запоминающие устройства команд и команд перехода, входы которых соединены с первым выходом коммутатора памяти, а выходы — соответственно с первым и вторым входами устройства дешифрации команд, первый выход которого соединен с первым входом буферного запоминающего устройства, второй выход — соединен со входом устройства распределения ресурсов, третий выход соединен с первым входом коммутатора памяти, четвертый выход соединен с первым входом сумматора переадресации, первый выход устройства распределения ресурсов соединен со вторым входом коммутатора памяти,.второй выход — соединен с первым входом буферного запоминающего устройства операндов и вторым входом буферного запоминающего устройства, третий вход коммутатора памяти соединен с выходом арифметического устройства с плавающей заресных регистров записи (или считывания) в !р

608160

ЫИИИПИ Заказ 2802 33

Подписное

Тираж 826

Фнлнал ППП «Патент», r. Ужгород, ул. Проектная, 4 пятой и первым входом блока связи, четвертый вход коммутатора памяти соединен с выходом запоминающего устройства, пятый входс выходом сумматора переадресации, второй и третий выходы коммутатора памяти соединены соответственно с первым и вторым входами запоминающего устройства, четвертый выход коммутатора памяти соединен со вторым входом буферного запоминающего устройства операндов, пятый выход коммутатора памяти соединен с первым входом блока регистров, шестой выход — со вторым входом блока связи, первый выход буферного запоминающего устройства подключен к первому входу арифметического устройства с плавающей запятой, третий вход буферного запоминающего устройства операндов соединен с выходом блока связи, первый выход буферного запоминающего устройства операндов соединен со вторым входом арифметического устройства с плавающей запятой, второй вход блока регистров соединен с выходом арифметического устройства с плавающей запятой, первый выход — соединен со вторым входом сумматора переадресация, втОрой выход — подключен к третьему вхаду арифметического устройства с плавающей запятой, отлащющийся тем, что, с целью повышения быстродействия, в него введены блок выполнения команд перехода, центральное устройство управления, блок сложения, вычитания и логических операций, блок умножения, блок деления, блок выполнения операций сдвига, блок выполнения пересылок, причем первый вход блока выполнения команд перехода соединен с пятым выходом устройства дешифрации команд, второй вход блока вы-, полнения команд перехода соединен с третьим выходом блока регистров, первый выход блока выполнения команд перехода соединен с шестым входом коммутатора памяти, второй выход блока выполнения команд перехода соединен с третьим входом блока регистров, первый

11 вход центрального устройства управления соединен со вторым выходом буферного запоминающего устройства операндов, первый выход— подключен к третьему входу буферного запоминающего устройства, второй выход цеНтрального устройства управления соединен с чет4» вертым входом буферного запоминающего устройства операндов, третий выход соединен с четвертым входом блока регистров, второй вход соединен со вторым выходом буферного запоминающего устройства, первые входы блока сложения, вычитания и логических операций

15 и блоков умножения, деления, выполнения операций сдвига, выполнения пересылок соединены с первым выходом буферного запоминающего устройства, вторые входы — соединены со вторым выходом блока регистров, третьи вхо2О ды соединены с первым выходом буферного запоминающего устройства операндов, а выходы — соединены с третьим входом коммутатора памяти, с первым входом блока связи и вторым входом блока регистров.

Источники информации принятые во внимание при экспертизе:

1. Авторское свидетельство СССР № 438015, кл G 06 F 15/Ì, 1972.

2. Королев Л. H. Структуры- ЭВМ и их

Зп математическое обеспечение. М., «Наука», 1974 стр. 225 — 230, 3. Журнал «Зарубежная электроника» № 4, 1972 г. стр. 43 — 61. Вычислительная машина

1 ВМ вЂ” 360 (модель 195).