Устройство для возведения в степень

 

О Il И С А Н И Е <н 616628

ИЗОБРЕТЕН ИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СЭИДВТВИЬСТВУ (61) Дополнительное к авт. свил-ву (22) ЗаявлЕно 07.08.75 (21) 2165561/18-24 с присоединением заявки №вЂ” (23) Приоритет (43) Опубликовано 25.07.78. Бюллетень № 27 (45) Дата опубли.ковання описания 23.06.78 (5l) М. Кл.

6 06 F 7/38

Государственный «омитет.Совете Министров СССР по делам изобретений и открытий (ьз) Удк

681.325 (088.8) (72) Авторы изобретения

А. Л. Рейхенберг и P. Я. 111евченко (71) Заявитель (54) УСХРОЙС П1О ДЛЯ ВОЗВЕДЕНИЯ В СТЕПЕНЬ

Изобретение относится к цифровой вычислительной технике и может быть применено для аппаратной реализации возведения числа одновременно в степень от первой до N-ой и вычислительных и управляющих устройствах и системах.

Известно устройство для вычисления экспоненциальной функции, содержащее счетчик, счетчик-регистр, схемы запрета н схему сборки fl)

Это устройство предназначено для вычислетп ння только одной функции от аргумента в число-импульсном коде.

Известно устройство для вычисления степенных функций, содержащее реверсивные и суммирующие счетчики, вететили, триггер, генератор импульсов, множительно-делнтельное устройство (2). В этом устройстве одновременно вычисляется только одна степенная функция.

Известно арифметическое устройство специализированной цифровой вычислительной маши- 2о ны, содержащее сумматоры, регистры, логические элементы, схемы анализа разрядов, схему выработки цифр частного и т. д. (3). Прн помощи этого устройства невозможна одновременно вычислить несколько сте еннмх функций.

Наиболее близким к изобретению является устройство, позволяющее возводить двоичные числа в степень N и содержащее N + 1 регистров (где N — показатель степени), sxoды сдвига которых соединены с выходами блока управления, первые выходы регистров с первого по (й — 1)-й соединены соответственно с первыми входами первого — (И вЂ” 1)-ro сумматоров-вычитателей, выходы которых соединены соответственно с входами первого — (N — 1)-ro регистров (41, Известное устройство предназначено для возведения чисел только в одну степень N за один процесс вычисления и не позволяет одновременно вычислить все степени до 1ч включительно. Кроме того, время вычисления зависит от величины N.

Целью изобретения является расширение функциональных возможностей, заключающееся

s одновременном получении всех стеценейчнсла с первой цо N-ю, а также исключения зависимости быстродействия от значения ноказателя степени.

Достигается это тем, что устройство содержит и и (Й + 1)-й сумматоры-вычепатели, 616628 (й-1) блоков. сдвига, блок памяти и блок анализа знака и сходимосги, причем второй выход первого регистра соединен с входом блока анализа, знака и сходимести, первый выход которого соединен с входами управления первого — (й + 1) -го, сумматоров-вычитатеией, второй выход — с входом блока управления, вторые выходы второго — М-го регистров . соединены соответственно с первыми входами первого — (й — 1)-ro блоков сдвига, первый— (И вЂ” 1)-й выходы первого блока сдвига соедине- то ны соответственно со вторвтми входами третьего — (И + 1).го сумматоров-вычитателей, пер. вый — (N — i)-тт выходы i-ro блока сдвига соответственно соединены с (i + l) входами (i 2) — (!ч + 1) -ro сумматоров-вычитателей, выход (И-1)-го блока сдвига соединен с N-м входом (N + 1)-го сумматоро-вычнтателя, лер; иьтй вход блока памяти соединен со вторыми входами первого и второго сумматоров- вычитателей, второй вход — с третьим входом третье- о го сумматора-вычитателя, i-ыйЪьтход — с (i+1) -м входом (i + 1) -ro сумматора-вычитателя, N-ый выход — с (й +. 1) -м входом (й + 1) -ro сумматора-вычитателя, вход блока памяти и вторые входы первого — (N-.1)-го блоков сдвига соединены с выходами блока управления.

Такое устройство позволяет одновременно получить все степени числа с первой по N-ую, причем время вычисления постоянно для любо:. го значения. N. 30

На чертеже представлена блок-схема устройства для возведения в степень.

Устройство содеря(ит сумматоры-вычитатели 1.1 — 1. N + 1, регистры 2.1 — 2. N + 1, блоки сдвига 3.1- — 3 N 1, блок памяти 4, блок анализа знака и сходимости 5 и блок управления 6. Первые входы регистров 2.1 — 2.N 1 .соединены с первыми входами сумматоров-вычитателей 1 — 1.N +1 соответственно, выходы которых соответственно соединены с входа- 4о ми этих регистров. Второй выход первого регистра 2.1 соединен с входом блока анализа знака и сходимости 5, первый выход которого соединен с входами управления сумматороввычитателей 1.1 — 1.N+ 1, а второй выход — с 45 входом блока управления 6. Вторые выходы регистров 2.2 — 2. N соединены с первыми входами блоков сдвига 3,1 — 3. 1Ч вЂ” 1 соответственно. Первый выход блока сдвига 3.1 соединен с вторым входом сумматора-вычитате- 5О ля 1.3, второй выход — с вторым входом сумматора-вычитателя 1.4, i-ый выход — с вторым входом сумматора-вычитателя 1. i + 2, а (N — 1) -й выход — с вторым входом сумматора — вычитателя 1. й+ 1. Первый — (N — 2)-й выходы вто- рого блока сдвига 3.2 соединены соответствен-, но с третьими входами сумматоров-вычитателей

1.4 — 1. N+ l. Первый + {N — i)-й выходы i-го блока сдвига З.i соединены соответственно с (i + 1)-м входами сумматоров-вычитателей 1. (i — 2) — !. N. Выход блока сдвига 3. N — 1 соединен с N-ым входом сумматора-вычитателя

1. и + 1. Первый выход блока памяти 4 соединен с вторыми входами сумматоров-вычитателей 1.1 и .2. По этому выходу выдает:я константа 2, где j — номер итерации. Второй выход блока памяти 4 соединен с третьим входом сумматора-вычитателя 1.3. По этому вы% Я ходу выдается константа 2 . i-ый выход блока памяти 4 соединен с (i+ 1)-м входом суье матара-вычитателя 1. i+.1. По этому выходу выдается константа 2 . N-й выход блока памяти 4 соединен с (N+!)-м выходом сумматора-вычитателя 1. и + 1. Выходы блока управ-: ления 6 соединены соответственно со входами сдвига регистров 2.1 — 2. и + 1, вторыми входами блоков сдвига 3.1 — 3. N — 1 и входом блока памяти 4.

Входом устройства является вход первого регистра 2.1. Выход!тм устройства для второй степени является выход регистра 2.3, для третьей степени —, выход регистра 2.4, для t-й степени — выход регистра 2; i > 11, для й-ой степени — выход регистра 2. N + 1..

Вычисление одновременно степени числа с первой по И-ую выполняется по разностно-. итерационному алгоритму, записанного системой рекуррентных соотношений a+ Z g=.Х Х -f ° 2 Zq O

Ч (о 1 (д 2 . < 0 1=0>1>2>.",тт

-(+ г;ао . я

Хо О Х аХ-+ф ° 2 1 Х АХ. (! 0 (! 2

О. х - =и т, Х,.2.2 +2- „Z

WocO N. Хз. 9l. +

1+1 б+ 4

9 3 (> 2 +Х 3.2 +

+1 2 В -«Хь

V 0 V =Х ., - -2.1 о +(j+q= f +g 42 +О 6 2 + н

"оО у .(*Х =у g>X N2

° 8=2 N(H-6) -.2

+Х Я

3.

N-> Н(И-СИИ-2) г ,rn N-rn Й(Н-)) "(N miq) >>5

+.. + ((1,.) Х, 2 (>-1) 11М

-(с,)""z " „— х"

В описываемом устройстве рекуррснтные соотношения вычисляются параллельно. Макси616628 мальное количество итераций равно и+ 1, где

n — число разрядов аргумента Х

Первоначально все регистры 2.1 — 1.й+ 1 устанавливаются в нулевое состояние, В регистр

2.1 заносится аргумент Х. Включается генератор тактовых импульсов в блоке управления 6, с. выходов которого в каждой итерации выдается последовательность (серия) тактовых импульсов.

Вычисления в 1-ой итерации выполняются следующим образом.

Последовательность тактовых импульсов сдвигает подаваемые в блоки сдвига 3.1—

3.N — 1 содержания соответствующих регистров

2.2 — 2, N. В блоке сдвига 3.1 формируются все члены рекуррентных соотношений, содержащие значение Xj; В блоке сдвига 3.2 формируются все члены рекуррентиых соотношений, содержащие значение Щ. В блоке сдвига 3.3 формируются все члены рекуррентных соотношений, содержащие значение Nfj и т. д.

Полученные величины с выходов блоков сдвига 3.1 — 3. N — 1, константы с выходов блока памяти 4 и содержания регистров 2.2 — 2. й+ 1 продвигйотси поразрядно каждым тактовым импульсом.на соответствующие входы сум25 маторов- вычитателай 1.3 - .1. N+ 1. На входы сумматоров-вычитателей: 1;1 — 1.2 продвигаются содержания регистров 2.1 - 2.2 соответствен. но и константа с первого.входа блока памяти

4. Результаты суммирования-вычитания с выходов сумматоров-вычитателей 1.1 — 1. й+ 1 заносятся младшими разрядами. вперед в освобождающиеся при сдвиге старшие разряды ðåгистров 2.1 — 2, и + 1 и продвигаются в сто-. рону младших разрядов. После каждой итерации в регистрах 2,1 — .2. N+ 1 записаны промежуточные результаты. По знаку содержания регистра 2.1 в блоке анализа знака и сходимости 5 вырабатывается сигналф:, определяющий режим сложения-вычитания йо соответству- 40 ющим входам в сумматорах-вычнтателях 1 1—

1.й+1;

В следующих итерациях вычисления производятся аналогично, 45

Особенностью цриведенного алгоритма является то, что при нулевом содержании регистра

2,1 процесс вычисления закончен и в регистрах

2.2 — 2. N+ 1 содержатся точные значения.вычисляемых функций, причем этот момент для

50 большинства значений аргументов наступает на итерации, номер которых меньше и, После выполнения цикла вычисления, состоящего иэ n+ 1 итераций, или при равенстве нулю содержания регистра 2.1 (в последнем

55 случае со второго выхода блока анализа знака и сходимости 5 на блок управления 6 выдается сигнал останова и выдача тактовых импульсов ыа следующей итерации прекращается) в регистрах 2.1 — 2. N + 1 соответственно содержатся значения степеней аргументов от первой до N-й включительно. Время одновременного возведе". и» в степень в тактах равно

Т<п + и (2 m+ 1), где m — число дополнительных разрядов для компенсации погрешности при сдвиге.

Сравнительные испытания данного изобретения с известным. показали, что изобретение позволяет одновременно получить первую, вторую, третью, ..., й-ю степени числа, причем время вычисления не зависит от значения N. Это позволяет использовать изобретение в различных вычислительных и управляющих устройствах и системах.

Формула изобретения

Устройство для возведения в степень, содержащее N+ 1 регистров (где N — показатель степени), входи сдвига которых соединены с выходами блока управления, первые выходы регистров с первого по (N — l)-й соединены соответственно с перв; ви входами первого (N — 1) -го сумматоров-вычитателей, выходы которых соединены соответственно со входами первого — (N-1)-го регистров, о т л и ч а ющ е е с я тем, что, с целью расширения его функциональных возможностей, заключающегося в одновременном получении всех степеней числа с первой по й-ю,. устроиство содержит и и (й+ 1)-.й сумматоры-вычитатели, (N — 1) блоков сдвига, блок памяти и блок анализа знака и сходимости, причем второй выход первого регистра соединен с входом блока анализа знака и еходимости, первый выход которого сое1пнен с входами управления первого— (й+1)-ro сумматоров=вычитателей, второй выход — .со входом блока управления, вторые выходы второго —. И-ro регистров соединены соответственно с первыми входами первого (N — 1)-ro блоков сдзига, первый — (й — 1)-й выходы первого блока сдвига соединены соответственно со вторйми входами третьего— (N 1) -го сумматоров-вычитателей, первый— (N — i)-й выходы i-го блока сдвига соответственно соединены с (1+ 1) входами (i+2) — й-го сумматоров-вычнтателей, выход (й — 1) -го блока сдвига соединен с й-ым входом (И+ 1)-го сумматора-вычитателя, первый выход блока памяти соединен со вторыми входами первого и второго сумматоров-вычитателей, второй выход — с третьим входом третьего сумматора-вычитатегя, 1-й выход — с (i+ 1)-м входом (i + 1)-го сумматора-вычитателя, N-ый выход — с (й + 1)-ым входом (N+ 1)-го сумматора-вычитателя, вход блока памяти н вторые входы первого -- (N — 1) -ro блоков сдвига соединены с выходами блока управления.

Источники информации, принятые во внимание при экспертизе: