Устройство для умножения двух празрядных чисел

 

О П И С А Н И--Е-

ИЗОБРЕТЕНИЯ с.. (11) 623204

Сеюз Соеетскнк

Соцнавнстнческнк

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свил-ву(22} Заявлено 290377 (21) 2471973/18-24 с присоединением заявки р(к— (23) Приоритет (43) Опубликовано 0509,78. Бюллетень ЗЧЪ 33 (45) Дата опубликования описания 200778 (51) М. Кл.

С Об Р 7/39

Госудврственный комнтет .

Совета Министров СССР по делам нзобретеннй н открытий (53) УЛК б81,325 (088 ° 8) (72) Авторы изобретения

А.A.Èàõàíoâ и A.Í.×óâàòèí

Кировский политехнический институт (71) Заявитель (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ДВУХ

И -РАЗРЯДНЫХ ЧИСЕЛ входов соответственно первого и второго блоков. Выходы элементов И первого блока соединены со второй группой входов матрицы из элементов И.

Недостатком известного устройства является то, что прй выполнении умножения информация в регистре множителя разрушается.

Целью изобретения является расширение области применения устройства за счет выполнения умножения без разрушения информации в регистре множителя.

С этой целью в предложенное устройство введены второй и -разрядный блок элементов ИЛИ и И -разрядный блок элементов задержки. Выходы элементов И первого блока соединены со входами элементов задержки блока,выходы которого .соединены с первой .. группой входов элементов ИЛИ второго блока. Выходы (1 + rf-1)-ых разрядов которого соединены со второй группой входов элементов И соответствующих разрядов первого и второго блоков.

Выходы элементов И второго блока соединены со второй группой выходов элементов ИЛИ второго блока. Управляющая шина устройства соединена с лерИзобретение относится к области вычислительной техники и предназначено для умножения двоичных чисел.

Известно устройство для умножения двух Н -разрядных чисел, содержащие матрицу элементов, регистры множимого и множителя и сумматоры jl) .

Недостатком известного устройства является его сложность.

Наиболее близким по технической сущности к изобретению является устройство (2), содержащее матрицу иэ элементов и, первый{2л - 1) разрядный блок элементов ИЛИ, н - разрядный регистр множимого,(2й -3.) -разрядный сумматор, н -разрядный регистр множителя, первый и второй и -разрядные блоки элементов И ° Выходы регистра множимого соединены с первойгруппой входов матрицы из элементов

И, выходы (2-:2 q -2)-го разрядов которой соединенй с"соответствующими входами элементов ИЛИ первого блока, выходы которого соединены с соответствующими входами сумматора. Входы

1-ro и (2 и -1)-ro разрядов которого соединены с выходами соответствующих разрядов матрицы из элементов И

Единичные и нулевые выходы регистра множителя соединены с первой группой, I

4. 623204 ства в реальном масштабе времени.Кроме того, сохранение множителя в про- цессе умножения позволяет осуществить реализацию операции умножения на зафиксированный множитель, которая является одной иэ основных операций в процессе обработки массивов, например, экономической инФормации, либо выполнения стандартных программ .вычисления элементарных функций, поскольку введение в состав системы команд ЦВИ операции умножения на множитель, зафиксированный в регистре множителя, ведет к сокращению в два

)5. раза обращений к оперативной памяти при выполнении укаэанных вычислительных процессов.

Устройство содержит матрицу из эле-.. ментов И 1, первый блок элементов

ИЛИ 2, регистр множимого 3, регистр множителя 4, сумматор 5, второй блок

6 элементов ИЛИ, первый и второй блоки 7,8 элементов И, блок 9 элементов задержки и управляющую шину 10, Устройство работает следующим о6разом.

После записи операндов в регистры иа шину 10 входа управляющего импульса умножения подается импульс. Если триггер старшего разряда регистра множителя находится в состоянии

20 единица, то импульс появляется на выходе первого элемента И блока 7 и суммирует соответственно сдвинутый код множимого на сумм торе 5. Импу 25 с выхода первого элемента И блок 7, задержанный на один такт на первом элементе задержки блока 9 через первый элемент или блока 6 поступает в следующий разряд множителя. Поскольку триггер старшего разряда множителя находится в состоянии единица, второй элемент блока

8 ие пропускает уйравляющий импульс умножения на первый элемент ИЛИ блока 6. Если триггер старшего разряда находится в нулевом состоянии, то управляющий импульс умножения через первый элемент И блока 8, элемент ИЛИ блока 6 поступает в следующий разряд.

Поскольку триггер старшего разряда 40 регистра 4 находится в нулевом состояции, первый элемент И блока 7 не пропускает управляющий импульс умножения. В остальных разрядах устройство работает аналогично 45

Появление импульса на шине выхода окончания умножения ll означает, что процесс умножения закончен. Таким образом, в сумматоре 5 сумчируютсятолько те сдвинутые коды множимого, 50 которым соответствует единица в разрядах множителя. Число тактов,. необходимых для умножения, равно числу единиц в коде множителя.

Введение в состав предлагаемого устройства элементов задержки на один

55 такт и элементов ИЛИ позволяет осуществлять умножения беэ разрушения множителя. Сохранение множителя в. процессе умножения позволяет осуществлять оперативный аппаратный контроль 60) по модулю операции умножения, поскольку при сбое имеется воэможность повторить умножение без обращения к оперативной памяти. Это обстоятельст«во особенно важно при работе устрой- 65

Формула изобретения

3 вой Fp nn é BxoAQB элементов 1-го разряда первого и второго блоков. Выход элемента HJIH rt -го разряда второго блока является выходом устройства.

Структурная схема умножения двух четырехразрядных чисел (т.е.п 4) изображена на чертеже.

Устройство для умножения двух и-разрядных чисел, содержащее матри цу из элементов И, первый(2к -1) -разрядный блок элементов ИЛИ,К -разряд ный регистр множнмэго, (2я-1)-разрядный сумматор, И -разрядный регистр ,множителя, первый и второй и -разрядные блоки элемен-.îâ И, причем вы ходы регистра множнмого соединены с первой группой входов матрицы иэ элементов И, выходы (2-:2 И -2) -го разря дов которой соединены с соответствуЮщими входами элементов ИЛИ первого блока, выходы которого соединены с соответствующими входами сумматора, входы 1-го и (2n-1) -го разрядов которого соединены с выходами соответствующих разрядов матрицы нз элементов

И, единичный и нулевой выходы регистра множителя соединены с первой группой входов соответственно первого и второго элементов И первого и второго блоков, выходы элементов И первого блока соединены< со второй группой входов матрицы из элементов И, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения за счет выполнения умножения без разрушения информации в регистре множителя, в устройство введены второй

И-разрядный блок элементов ИЛИ и

Ь-разрядный блок элементов задержки; причем выходы элементов И первого: блока соединены со входами элементов задержки блока, выходы которого соединены с первой группой входов элементов ИЛИ второго блока, выходы (1: r3 -1) -ых разрядов которого соединены со второй группой входов элементов И соответствующих разрядов первого и второго блоков; выходы элементов И второго блока соединены со второй группой входов элементов

ИЛИ второго блокау управляющая шина устройства соединена со второй группой входов элементов И 1-го разряда первого и второго блока; выход эле623204

3 1

Составитель А.уткин

Р ктор Л.утехина Техред 0.Андрейко Корректор С.

Заказ .4911/46 Тираж 826 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Косква, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4

5 мента ИЛИ н -ro разряда второго блока является выходом устройства.

Источники информации, принятые во внимание при экспертизе:

1. Карцев М.А. Арифметика цифровых машин ° 1969, с. 451.

2. Авторское свидетельство СССР

М 482740,: 4.кл G 06 У 7/52,1975.