Изобретение относится к цифровой вы-, числительной технике и предназначено для использования в аппаратуре цифровой фильтрации, в частности, для реализации звеньев второго порядка с фиксированными коэффициен тами.

И;вестны устройства для реализации звеньев второго порядка с фиксированными коэффициентами (1) то

Наиболее близким по технической сущности к изобретению является цифровой фильтр, содержащий запоминакнцее устройство, элементы задержки, сумматор, первый вход которого соединен с выходом запоминающего устройства (2) Однако такое устройство обладает низким быстродействием из-за большого количества операций сложения, определяемых шагом разрядов накапливаемых кодов при передаче выходной величины f по одному разряду для образования кода адреса запоминающего устройства. Так как общее соот ношение между входом Х и выходом 1 цифрового фильтра

"и о"в" 4 "о- + n-÷ о и-Ъ

4-т

Йлы т =K 2. ГЙ А +А х -яеу o ю I (n Oi (n-l)i {(и-a)>l где ц . и P вЂ” фиксированные коэффициенты звена второго порядка.

Х„- код выборки входной величины; „- код выборки выходной величиньц т, { „, пифры С -ных разрядов и входных или выходных выборок, представленные в двоичном коде;

N вЂ” максимальная разрядность накапливаемых кодов, то количество операций суммирования такого устройства равно N .

{1елью изобретения является повышение быстродействия устройства.

Line достижения этой цели цифровой фильтр содержит входной и выходной ре1гисгры сдвига и усгройсгво сдвига нв пт разрядов, причем выходы тп младших раз81

Входные величины Х (поступают по два разряда с входного регистра сдвига непосредственно и через элементы задержки 2 н 3 на адресные входы эапоминающего устройства 4. На другие входы адресной части запоминающего устройства 4 поступают по два разряда выходных величин

V> и Уп» с элементами задержек 8-11.

Таким образом для образования кода адреса запоминающего устройства 4 с выходов входного регистра сдвига 1 и элементов задержки 2, 3,8-11 поступают величины

Х и Y no два разряда

3 6274 рядов входного регистра сдвига соЪдинены непосредственно и через ФИ первых элементов задержки с адресными входами запоминающего устройства, выход сумматора: соединен со входом выходного регистра сдвига и через устройство сдвига на т) разрядов - со вторым входом сумматора, выходы И(младших разряцов выходного регистра сдвига соединены со входами ю вторых элементов задержки, выходы которых непосредственно и через м третьих

)6 элементов задержки подключены к адресным входам запоминающего устройства.

На чертеже изображена структурная схема цифрового фильтра при m 2.

Цифровой фильтр содержит входной реИ гистр сдвига 1, первые элементы задержки 2 и 3, запоминающее устройство 4, сумматор 5, устройство 6 сдвига на два разряда, выходной регистр сдвига 7, вторые элементы задержки 8 и 9, третьи.

26 элементы задержки 1О и 11.

Выходы двух младших разрядов входного регистра сдвига 1 непосредственно и через элементы задержки 2 н 3 подклк 25 чены к адресным входам запоминаю(пего устройства 4, выход которого подключен к первому входу сумматора 5, выход которого подключен ко входу выходного регистра сдвига 7 н через устройство 6

36 сдвига на два разряда вЂ” ко второму входу сумматора 5;

Выходы двух младших разрядов выходного регистра сдвига 7 соединены со входами элемента задержки 8 и О, выходы

39 которых непосредственно и через элементы,задержки 1О и 11 соединены с адресными входами запоминающего ус (ройс (» ва 4.

Соотношение между входом Х и выходом f такого цифрового фильтра

D/2 4- 4

Y «K и K где м«( х +26 хп(Ф х „()

Цифровой фильтр, содержащий запоминающее устройство, элементы задержки, сумматор, первый вход которого соединен с выходом запоминающего устройства, о т4Ю л и ч а ю шийся тем, что, с целью повышения его быстродействия, он содержит входной и выходной регистры сдвига и устройство сдвига íà rn разрядов, причем выходы тп младших разрядов входного регистра сдвига соединены непосредственно и через ю первых элементов задержки с адресными входами запоминающего уст» ройства, выход сумматора соединен со входом выходного регис сдвига и через устройство сдвига на и разрядов вЂ” со вторым входом сумматора, выходы и(младших разрядов выходного регистра сдвига соединены со входами m вторых элементов задержки, выходы которых непосредствен% 2 ((-()(4+4) Я У(у) RP(Y(g))() q() 3 8 (n-Ì j R (и-k)(i М), («X

Величина Х„может принимать 2 возможных значений

О,а, а,P ..„, (3М +3Ю -3У-ЗУ ) соответствующие всем возможным комбинациям всех присутствующих или отсутствующих коэффнцнен тов.

Фиксированные значения коэффициентов вводятся в запоминающее устройство 4 емкостью 2 слов.

)(и(((„((,,()1 („))) (и ()(Ц, ги

° Ох х ° (х в

44Y iY л((ь() (п Ф)Ф и Y<ÄÄ)«+) °

С выхода запоминающего устройства 4. на вход сумматора 5 поступает величина 2)(.

С помощью устройства сдвига на два разряда 6 и сумматора 5 осуществляется вычисление величины Y которая эаписыу 1 вается в выходной регистр сдвига 7.

C двух к(ладших разрядов выходного регистра сдвига 7 величины f и Y(,, ïoñòóпаюг на входы элементов эадержкк 8 и 9.

Это позволяет уменьшить число операций суммирования в,2 раза (bJ/2 ) и тем самым повысить быстродействие цифрового фильтра при реализации звеньев второго порядка.

Выборм 2 является оптимальным, так. как при еп> 2 резко возрастает количество оборудования, необходимое для реализации цифрового фнлыра.

Формула изобретения

5 627481

6 но и через w третьих элементов задерж- 1 A.РС еб. Ь,Ьin„AneW лц сборам mctки подключены к адресным входам запоми- 8i zot(On of б Я СОС Ю(Иал$,1ЕЕЕТлсф) нающего устройства. Ол СОГл 9ум,ц Q> 23g-(gg

Источники информации, принятые во 2. Патент США ЛЬ 3777130, внимание при експертизе: кл. 235-165, 1973.

Составитель В. Березкин

Редактор H. Марховская Техред А. Алатырев Корректор П. Макаревич

Заказ 5619/47 Тираж 826 Подписное

ЦНИИПИ Государственногокомитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент ° г. Ужгород, ул. Проектная, 4