Устройство для приема синхронизирующей реккурентной последовательности

 

О П

ИЗОБРЕТЕНИЯ

Союз Советскик

Социалистических

Республик (и) 627597

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) дополнительное к авт, свид-ву (22) Заявлено 110576 (21}2359782/18-09 с присоединением заявки №(23) Приоритет— (43} Опубликовано 051078 Бюллетень № 37 (51) М, Кл.

Н 04 Ь 7/04

Государственный комитет

Совета Министров СССР но делам изобретений и открытий (53) УД((621.394.662 (088.8) (45) Дата опубликования описания 170878 (72) Авторы изобретения

В .М.Минкин, A. Б.Углов, Ю.М. Брауде-Золотарев и В.С.Путрин (7l) Заявитель (54) УСТРОЙСТВО ДЛЯ ПРИЕМА СИНХРОНИЗИРУВЩЕЙ

РЕККУРЕНТНОЙ ПОСЛЕДОВАТЕЛЬНОСТИ

Изобретение относится к технике связи и может испольэонаться в системах передачи данных, информационный сигнал которых образован реккурентными последовательностями.

Известно устройство для приема синхронизирующей реккурентной последовательности, содержащее последонательно соединенные блок умножения на порождающий полином, блок деления на порождающий полином и блок мажоритарной обработки fi).

Однако это устройство имеет большое время приема синхронизирующей реккурентной последовательности.

Цель изобретения — сокращение времени приема синхронизирующей реккурентной последовательности при наличии ОДинОчных и Двойных ОшибОК и при чередовании полярности импульсов входной последонательности.

Для этого в устройство для приема синхронизирующей реккурентной последовательности, содержащее последовательно. соединенные блок умножения иа порождающий полином, блок деления на порождающий полином и блок мажоритарной обработки, введены регйстр сдвига, дна блока обнаружения ошибок, два элемента ИЛИ, инвертор и дешифратор нулевой последовательности, при этом выход блока умножения на порождающий полином подключен ко входу регистра сдвига и к одному из входов первого блока обнаружения ошибок непосредственно и через инвертор — к одному из входов второго блока обнаружения ошибок, выходы которого через первый элемент ИЛИ подключены к единичному входу блока деления на порождающий лолином, к нулевому входу. которого подключены выходы первого блока обнаружения ошибок через второй элемент ИЛИ, к соответствующему входу которого подключены дополнительные выходы блока умножения на порождающий полином через дешифратор нулевой последовательности, причем к другим входам первого и второго блоков обнаружения ошибок подключены соответственно прямые, и инверсные выходы регистра сдвига.

На чертеже изображена структурная электрическая схема предложенного устройства.

Устройство для приема синхронизирующей реккурентной последовательности, содержащее последовательно соединенные блок 1 умножения на по627597 рождающий полином, блок 2 деления на порождающий полином и блок 3 мажоритарной обработки, а также рЕгистр

4 сдвига, два блока 5,6 обнаружения ошибок, два элемента ИЛИ 7,8, инвертор 9 и дешифратор 10 нулевой последовательности, при этом выход блока 5

1 умножения на порождающий полином подключен ко входу регистра 4 сдвига и к одному из входов первого блока.

5 обнаружения ошибок непосредственно и через инвертор 9 — к одному из )О входов второго блока 6 обнаружения ошибок, выходы которого через первый элемент ИЛИ / подключены к единичному входу блока 2 деления на порождающий полином, к нулевому входу кото- !5 рого подключены выходы первого блока

5 обнаружения ошибок через второй элемент ИЛИ 8, к соответствующему „ входу которого подключены дополнительные выходы блока 1 умножения на порождающий полином через дешифратор 10 нулевой последовательности причем к другим входам первого и второго блоков 5 6 обнаружения ошибок подключены соответственно прямые и инверсные выходы регистра 4 сдвига. Устройство работает следующим образом.

Входной бинарный сигнал, образованный реккурентной последовательностью с чередующейся полярностью, поступает на блок 1 умножения, который умножает последовательность на порождающий многочлен. С выхода блока 1 умножения сигнал подается на вход блока 2 деления, производящего деление на порождающий многочлен.

Блоки 5,6 обнаружения работают на основании анализа выходных сигна- 40 лов блока 1 умножения, устанавливая нулевые или единичные начальные условия в блоке 2 деления всякий раз, когда входной сигнал не содержит ошибки в течение числа тактов, равного порядку порождающего многочлена, или в течение того же числа тактов содержит одиночную или спаренную ошибку, которые иногда появляются в системах связи, использующих относительную фазовую модуляцию.

С выхода блока 2 деления сигнал поступает в блок 3 мажоритарной обработки, производящий выделение закона изменения полярности реккурентного сигнала. Блок 5 обнаружения производит регистрацию отсутствия ошибок, наличие одиночной ошибки и наличие спаренной ошибки при отсутст вии инверсии входной последователь- 60 ности, а блок 6 обнаружения производит регистрацио отсутствия ошйбок, наличия одиночной ошибки и наличия спаренной ошибки при инверсии входной последовательности. 65

Выходной сигнал блока 5 обнаружения производит установку триггеров регистра 11 сдвига в нулевое состояние, а блок Ь обнаружения производит установку триггеров регистра 12 сдвига, выход которого соединен с сумматором 13, в 1 состояние.

Если во входном сигнале нет ошибок в течение 2 )т тактов, где г1 — длина регистра 11 (12) сдвига (т.е. степень порождающего многочлена) или есть одиночная или спаренная ошибка в течение того же числа тактов, то блок 5 (6) обнаружения через элемент ИЛИ 7 (8), в зависимости от закона изменения полярности входной последовательности, установит начальные условия в регистре 11 сдвига блока 2 деления. °

При отсутствии на входе устройства сигнала дешифратор 10 через элемент ИЛИ 8 устанавливает О начальные условия в регистре 11 блока

2 деления. С выхода блока 2 деления сигнал поступает на вход блока 3, производящего мажоритарную обработку.

Формула изобретения устройство для приема синхронизующей реккурентной последовательности, содержащее последовательно соединенные блок умножения на порождающий полином, блок деления на порождающий полином и блок мажоритарной обработки, о т л и ч а ю щ е ес я тем, что, с целью сокращения времени приема синхронизирующей реккурентной последовательности при наличии одиночных и двойных ошибок и при чередовании полярности импульсов входной последовательности, введены регистр сдвига, два блока обнаруже-. ния ошибок, два элемента ИЛИ, инвертор и дешифратор нулевой последовательности, при этом выход блока умножения на порождающий полином подключен ко входу регистра сдвига и к одному из входов первого блока обнаружения ошибок непосредственно и через инвертор — к одному из входов второго блока обнаружения ошибок, выходы которого через первый элемент

ИЛИ подключены к единичному входу блока деления на порождающий полином, к нулевому входу которого подключены выходы первого блока обнаружения ошибок через второй элемент ИЛИ, к соответствующему входу которого подключены дополнительные выходы блока умножения на порождающий полином через дешифратор нулевой последовательности, причем к другим входам первого и второго блоков обнаружения ошибок подключены соответственно прямые и инверсные выходы регистра сдвига.

Источники информации, принятые во внимание при экспертизе:

1. Авторское свидетельство СССР

Р 262942, кл. Н 04 г, 7/00, 1968.

627597

Редактор И.Марховская

Заказ 5639/53 Тираж 805 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4

Г

I

Составитель Т.Маркина

Техред О. Андрейко КорректорА. Власенко