Устройство для возведения в степень

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (63) Дополнительное к авт. свид-ву (22) ЗаЯвлено 2231.76(21)2423479/18-24 с присоединением заявки И (23) Приоритет (43) Опубликовано 051 228. Бюллетень ЭЙ 45 (45) Дата опубликования описания ОЫ278

Сеюз Советсиик

Социалистических республик о1>636607 (51) N. Кл.

G06 F 7/38

Госудврствемиый комитет

Совета Министров СССР по делам изобретений и открытий (5З) УРК 681,327 (088 8) (72) Авторы изобретения

В.И.Рабинович и Е.И.Филатов

Новосибирский электротехнический институт (54) УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ В СТЕПЕНЬ

Предложенное устройство относится к области вычислительной техники и может быть использовано в вычислительных устройствах и системах для выполнения операции возведения в третью степень.

Известные специализированные устройства (1) для возведения в третью степень могут быть построены с использованием двух цифровых интеграторов, каждый из которых содержит счетчик, два сумматора и два регистра.

Недостатком вышеупомянутых устройств является их сложность.

Наиболее близким по технической сушности к предложенному является устройство (2) для возведения в степень, содержащее счетчик, триггер, элемент И, элемент ИЛИ, первый накапливающий сумматор, формирователь импульсов и элемент задержки, вход которого соединен с первым входом элемента ИЛИ, а выход - с первым входом элемента Й и счетным входом триггера, прямой выход которого соединен с ин- . формационным входом первого разряда первого накапливающего сумматора и со вторым входом элемента И, выход которого подключен ко второму входу элемента ИЛИ, выход которого соединен

-со счетным входом счетчика, выход прямого кода каждого 1-го разряда которого соединен с информационным входом (i +1) -го разряда первого накапливаюшего сумматора.

Однако, это устройство не выполняет операцию возведения в третью степень.

Целью изобретения является расширение функциональных возможностей устройства, обеспечиваюшее возведение входного кода в третью степень. указанная цель достигается тем, что в устройство введен второй накапливающий сумматор, информационный вход первого разряда которого подключен к шине установки в единичное состояние, а тактирующий вход — ко входу элемента задержки и выходу формирователя импульсов, вход которого подключен к тактирующему входу первого накапливающего сумматора и входу устройства, прямой выход каждого т -го разряда первого накапливающего сумматора соединен с информационным входом каждого (1+1)-го разряда второго накапливающего сумматора, выходи которого являются выходами устройства.

На чертеже представлена схема устройства, содержащая формирователь

636607 импульсов 1, элемент задержки 2, триггер 3, элемент И 4, элемент ИЛИ 5, счетчик б, первый и второй накапливающие сумматоры 7 и 8, вход устройства 9, выходы устройства 10, шина установки в единичное состояние 11.

В основу алгоритма работы устройства положено итерационное выражение

n =(n-1) +3n(n-4)4, (4) где п 1,2,3... Если учесть, что произведение "(" ) является суммой

2 (n-1) -го членов арифметической прогрессии вида 0Ä- =а„i q„. при о, =0 и

g 1, то есть

n(n- 3 ) n-<

2 К4

1 4 можно записать й-4 п 5(n-Л) +2 L3i+4 (2)

13 л

Устройство работает следующим об- 20 разом. В исходном положении все разряды счетчика 6 и накапливающих сумматоров 7 и 8 установлены в нулевое состояние. Триггер 3 также установлен в нулевое состояние. Число h, которое 5 возводится в третью степень, подается в числоимпульсном коде на вход 9 устройства. Первый входной импульс, поступающий на тактирующий вход сумматора 7, подтвердит нулевое состоя- З0 ние всех его разрядов, так как на информационных входах данного сумматора присутствует нулевой код, сформированный разрядами счетчика б и триггером 3. Задним фронтом входного импульса запускается формирователь импульсов 1. Выходной импульс формирователя поступает на элемент задержки

2, тактирующий вход сумматора 8 и через элемент ИЛИ 5 — на вход счетчика б, записывая в нем 1 . В накапливающем сумматоре 8 запишется код, равный единице, так как только на информационном входе его первого разряда присутствует единичный логический уровень. Выходной код сумматора

8 является кодом результата вычислений. С выхода элемента задержки 2 импульс поступает на счетный вход триггера 3 и первый вход элемента И 4.

Задним фронтом этого импульса триггер устанавливается в единичное состояние, а так как перед этим триггер находился в нулевом состоянии, то через элемент И 4 импульс не проходит. При поступлении второго входного импульса код, равный трем, сформированный на информационных входах сумматора 7 триггером 3 и счетчиком 6, запишется в этот сумматор. С выхода формирователя 1 импульс поступает на такти- 60 рующий вход сумматора 8. К моменту его поступления содержимое сумматора

8 равно единице, а на его информационных входах присутствует код, равный семи. Такой код образуется благо- 65 даря тому, что содержимое сумматора

7 подается на информационные входы сумматора 8 со сдвигом на один разряд в сторону старших, то есть с удвоением, на последний разряд этого сумматора постоянно поступает единичный логический уровень. Результат суммирования сумматора 8 будет равен

3 х 2 + 1 + 1 = 8, т.е. 2

Я

Выходной импульс формирователя 1 поступает также на элемент задержки 2 и через элемент ИЛИ 5 - на вход счетчика 6, добавляя к его содержимому единицу ° Задним фронтом задержанного импульса триггер устанавливается в нулевое состояние, а так как перед этим триггер находился в единичном состоянии, то импульс проходит через открытый элемент И 4 и элемент ИЛИ 5 на счетный вход счетчика 6, добавляя к его содержимому еще одну единицу.

Результирующий код счетчика 6 станет равным трем. Рассуждая аналогично, убеждаемся, что при поступлении третьего входного импульса содержимое сумматора 7 станет равным б + 3 = 9, содержимое сумматора 8 9 х 2 +

+ 1 + 8 = 27 = 3, в счетчике 6 будет сформирован код, равный четырем, а триггер 3 установится в единичное состояние. Из сказанного видно, что в соответствии со структурой выражения (2), счетчик 6 .совместно с элементами

2,3,4,5 осуществляет вычисление члена

31, накапливающий сумматор 7 - вычисление суммы r 3(, а в накапливаю151 щем сумматоре 8 формируется результат, равный (и-1) з+2 ).". 3j + 1.

151

Для обеспечения бессбойной работы устройства необходимо обеспечить следующие временные соотношения. Длительность импульсов входной последовательности Г „должна удовлетворять условию Г „>.Г, где à — длительность переходнйх процессов в накапливающем сумматоре 7. Длительность выходного импульса формирователя 1, равная Г, должна удовлетворять условию с >. Г, где à — длительность переходных процессов в накапливающем сумматоре 8, Время задержки Г элемента задержки 2 должно выбираться из соотношения Г > Г + г„, где Г, - максимальное время задержки распространения используемых логических элементов ° Период следования импульсов входной последовательности Т „ должен удовлетворять соотношению T „of „+Г„+

+Г + Г + 2Т, где Г „, — максимальСЧ.6 О ная длительйость переходных процессов в счетчике б. Быстродействие устройства определяется динамическими свойствами используемой элементной базы, а также динамическим диапанозом значений входного кода.

Предложенное устройсТво требует меньших аппаратурных затрат по сравнению с существующими устройствами аналогичного назначения. Оно может

636607

Формула изобретения

Составитель И.Шелобанова

Техред .З,Фанта Корректор A Лл

Иласенко

Редактор Э,Губницк я

Заказ 6941/38 Тираж 784 Подписное

ЦПИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП Патент, г.ужгород, ул.Проектная,4 быть полностью реализовано в интегральном исполнении. Кроме того, при использовании для целей обработки измерительной информации предложенное устройство сочетается с аналогоцифровыми преобразователями развертывающего уравновешивания, формирующими выходную величину в виде числоимпульсного кода, и тем самым осуществляет вычисление в реальном времени, т.е. в темпе поступления измерительной информации.

Устройство для возведения в степень, содержащее счетчик, триггер, 18 элемент И, элемент ИЛИ, первый накапливающий сумматор, формирователь импульсов и элемент задержки, вход которого соединен с первым входом элемента ИЛИ, а выход - с первым входом 00 элемента И и счетным входом триггера, прямой выход которого соединен с информационным входом первого разряда первого накапливающего сумматора и со вторым входом элемента И, выход которого подключен ко второму входу элемента ИЛИ, выход которого соединен со счетным входом счетчика, выход прямого кода каждого 1 -го разряда которо-го соединен с информационным входом (1+1)-го разряда первого накапливающего сумматора, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей, в устройство введен второй накапливающий сумматор, информационный вход первого разряда которого подключен х шине установки в единичное состояние, а тактирующий вход — ко входу элемента задержки и выходу формирователя импульсов, вход которого подключен к тактирующему входу первого накапливающего сумматора и входу устройства, прямой выход каждого 1 -го разряда первого накапливающего сумматора соединен с информационным входом каждого (+1)-го разряда второго накапливающего сумматора, выходы которого являются выходами устройства.

Источники информации, принятые во внимание при экспертизе:

1. Неслуховский К.С. Цифровые дифференциальные анализаторы, М., Машиностроение, 1968, с. 96.

2. Заявка Ì 2317237/24 21.09.76, по которой принято положительное решение о выдаче авторского свидетельства.