Устройство для обслуживания запросов в порядке поступления

 

ОП ИСАН И Е

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (i i) 656078

Союз Советских

Социалистических

Республик

F а

1 с (61) Дополнительное к авт. свид-ву (22) Заявлено 15.11.76 (21) 2420448/18-24 (51) М. Кл.а6 06F 9/18 с присоединением заявки №

Государственный комитет (23) Приоритет (43) Опубликовано 28.02.79. Бюллетень № 8 (45) Дата опубликования описания 28.02.79

С С С P (53) УДК 681.325 (088.8) ло делам изобретений и открытий (72) Авторы изобретсния

М. А. Летов и В. В. Ткаченко (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ОБСЛУЖИВАНИЯ ЗАПРОСОВ В

ПОРЯДКЕ ПОСТУПЛЕНИЯ

Изобретение относится к вычислительной технике, а именно к устройствам промеж..— точного накопления и управления последовательностью обслуживания запросов нескольких абонентов, и может быть использовано при обслуживании запросов абонентов в порядке их поступления.

Известно устройство, содержащее последовательно соединенные группы запоминающих ячеек и управляющие ячейки, соответствующие каждой такой группе, и состоящее из бистабильного элемента, схемы совпадения и линии задержки (1).

В таком устройстве передача информации к соответствующей группе свободных запоминающих ячеек проводится через группы предшествующих ячеек, а сдвиг информации после считывания с последней группы запоминающих ячеек проводится последовательным переписыванием информации из предшествующих ячеек в освободившиеся последующие ячейки. Все это снижает быстродействие устройства.

Наиболее близким техническим решением к предложенному является устройство, содержащее и запоминающих реги "тров, и групп элементов И, выходы элементов И каждой группы элементов И соединены с первыми единичными входами соответствующих разрядов одноименны.: запоминающих регистров, две группы элементов

ИЛИ, из которых первая группа содержит и — 1 элементов ИЛИ, вторая группа — и элементов ИЛИ, причем первый вход каж5 дого элемента ИЛИ второй группы элементов ИЛИ соединен с первой шиной синхронизации, инверсные выходы всех разрядов каждого запоминающего регистра соединены с соответствующими входами однон1о менного элемента ИЛИ второй группы элементов ИЛИ, и триггеров регистрации состояния, нулевые входы которых соединены с входной шиной, единичный вход каждого триггера регистрации состояния соеди15 нен с выходом одноименного элемента ИЛИ второй группы элементов ИЛИ, нулевой выход каждого триггера регистрации состояния, кроме последнего, соединен спервым входом предшествующего элемента

20 ИЛИ первой группы элементов ИЛИ, нулевой выход последнего триггера регистрации состояния соединен с первыми входамп элементов И одноименной группы элементов И и первым входом предшеству25 ющего элемента ИЛИ первой группы элементов ИЛИ (2).

Недостаток такого устройства состоит в ограниченном быстродействии вследствие последовательного во времени срабатыва30 ния запоминающих регистров до запомина050078 ю щего реI истра, в который должен 1. oñòóпить следующий запрос задержки сигнала в и группах элементов И, через которые последовательно проходит очередной запрос до записи его в соответствующий запоминающий регистр, а также вследствие последовательного во времени обнуления запоминающих регистров, посредством которых запрос передавался на запись в соответствующий запоминающий регистр.

Кроме того, задержка при сдвиге записанных в запоминающих регистрах запросов после обнуления отработанного запроса в последнем запоминающем регистре по причине организации сдвига последовательным переписыванием запросов также накладывает ограничение на промежуток времени, после которого запрос очередного абонента может быть занесен в запоминающие регистры.

Цель изобретения — повышение быстродействия устройства.

Поставленная цель достигается тем, что в предлагаемое устройство введены n — 1 групп триггеров, n — 1 групп входных элементов И, n — 1 групп выходных элементов

И, причем прямые и обратные выходы триггеров каждой группы триггеров соединены с первыми входами соответствующих элементов И одноименной группы выходных элементов И. Выходы элементов И каждой группы выходных элементов И соединены с вторыми единичными и первыми пулевыми входамп соответствующих разрядов последующего запоминающего рг,;:>а. Г1рямые и обратьь:; зы..ьды р;, р« дов каждого запоминающего регистра, ipoмс последнего, соединены с первыми входами соответствующих элементов И одноименной группы входных элементов И. Выходы элементов И каждой группы входных элементов И соединены с единичпымп и нулевыми входами соответствующих триггеров одноименной группы триггеров. Вторые входы элементов И каждой входной группы элементов И соединены с второй шиной синхронизации, третья шипа синхронизации подключена к вторым входам элементов И каждой выходной группы элементов

И. Вторые нулевые входы разрядов каждого запоминающего регистра подключены к входной шине, первые входы элементов И еа кдой группы элементов И, кроме последней, соединены с выходами одноименных элементов ИЛИ первой группы элементов

11ЛИ. Вторые входы элементов ИЛИ первой группы элементов ИЛИ соединены с единичными выходами одноименных триггеров регистрации состояния, вторые входы

a Ioментов И каждой группы элементоь И соединены с одноименной шиной запроса группы шин запросов.

Предлагаемое устройство для обслуживания запросов в порядке поступления изображено на чертеже.

Устройство содержит запоминающие регистры 1, триьч еры 2 регистрации состояи"я, группу входных элементов И 3, группы выходных элементов И 4, триггеры 5, группу элементов И 6, группу элементов

ИЛИ 7, 8.

Устройство работает следующим образом.

В исходном состоянии запоминающие регистры 1 и триггеры 2 регистрации состояния обнулены сигналом с входной шины, входные элементы И 3 открыты уровнем

«1» с второй шины синхронизации, выходные элементы И 4 закрыты уровнем «0» с третьей шины синхронизации, при этом состояние каждого триггера 5 совпадает с состоянием триггера соответствующего разряда предшествующего регистра. Элементы И 6 группы элементов И каждого запоминающего регистра, кроме тех, которые относятся к последнему регистру матрицы, закрыты уровнем «О» с выхода одноименного элемента ИЛИ 7. Элементы И 6, относящиеся к последнему запоминающему регистру, открыты уровнем «1» с триггера

2 регистрации состояния, соответствующего последнему запоминающему регистру.

Первый запрос по информационным шинам поступает на входы элементов И 6 каждого запоминающего регистра и записывается в последний запоминающий регистр. После поступления с первой шины синхронизации разрешающего импульса, с выхода элемента ИЛИ 8 последнего запоминающего регистра триггер 2 регистрации

:.:зстоян,я последнего — апом «дающего реп стра устанавливается в состояние, при

«отором элементы И 6 последнего запомипающего регистра закрываются, а элементы И 6 предшествующего запоминаюп;его регистра открываются с выхода одноименного элемента ИЛИ 7.

Следующий поступающий запрос записывается в предпоследний запоминающий регистр, подготовив прп этом ему предшествующий регистр для записи очередного запроса. Аналогично происходит заполнение запросами всех остальных запоминающих регистров, после чего запись запросов в запоминающие регистры прекращается до отработки первого поступившего запроса.

После отработки первого поступившего запроса происходит сдвиг информации на один запоминающий регистр, при этом запрос из предпоследнего запоминающего регистра поступает в последний запоминающий регистр для очередного обслуживания, а первый запоминающий регистр освобождается для записи очередного запроса.

Сдвиг осуществляется следующим образом.

Элементы И 3 закрываются уровнем «0» с второй шины синхронизации, информация, содержащаяся в триггерах, повторяет

650078

ЗО

55 информацHIo, содержащуюся в соответствующих разрядах регистров 1. Импульс уровня «О» с входной шины обнуляет все запоминающие регистры 1 и все триггеры

2 регистрации состояния, после чего импульс уровня «1» с третьей шины синхронизации открывает элементы И 4, н информация с триггеров переписывается в последующий запоминающий регистр. Импульс уровня «1» с входной шины устанавливает триггер регистрации состояния тех запоминающих регистров, в которых содержится запрос, в состояние. при котором закрываются соответствующие этим регистрам элементы И 6, и открываются элементы И 6, относящиеся к предшествующему незаполненному запоминающему регистру. В это же время уровень «О» с второй шины синхронизации снимается.

Сдвиг информации в запоминающих регистрах происходит по окончании обслуживания очередного запроса независимо от заполнения запросами запоминающих регистров, Таким образом, задержка при записи в такое устройство определяется задержкой элементов одного запоминающего регистра независимо от места расположения его. Перепись запросов в каждый соседний запоминающий регистр проводится одновременно, т. е. время, за которое происходит сдвиг запросов в запоминающих регистрах, не зависит от количества запоминающих регист,ров.

Формула изобретения

Устройство для обслуживания запросов в порядке поступления, содержащее и запоминающих регистров, и групп элементов

И, выходы элементов И каждой группы элементов И соединены с первыми единичными входами соответствующих разрядов одноименных запоминающих регистров, две группы элементов ИЛИ, из которы: первая группа содержит n — 1 элементов

ИЛИ, вторая группа — n элементов ИЛИ, причем первый вход каждого элемента

ИЛИ второй группы элементов ИЛИ соединен с первой шиной синхронизации, инверсные выходы всех разрядов каждого запоминающего регистра соединены с соответствующими входами одноименного элемента ИЛИ второй группы элементов

ИЛИ, и триггеров регистрации состояния, нулевые входы которых соединены с входной шиной, единичный вход каждого триггера регистрации состояния соединен с вы o;Iîì одноименного элемента ИЛ11 второй группы элементов ИЛИ, нулевой выход каждого триггера регистрации состояния, кроме последнего, соединен с первым входом предшествующего элемента ИЛИ первой группы элсмен-,ов ИЛИ, нулевой выход последнего триггера регистрации состояния соединен с первыми входами элементов И одноименной группы элементов И и первым входом предшествующего элемента

ИЛ11 первой группы элементов ИЛИ, отличающееся тем, что, с целью повышения быстродействия, в устройство введены

n — 1 групп триггеров, и — 1 групп входных элементов И, и — 1 групп вы одных элементов И, причем прямые и обратные выходы триггеров каждой группы триггеров соединены с первымп входами соответствующих элементов И одноименной группы выходных элементов И, выходы элемен.ов И каждой группы выходных элементов И соединены с вторыми единичными и первыми нулевыми входами соответствующих разрядов Iloследующего запоминающего регистра, прямые и обратные выходы разрядов каждого запоминающего регистра, кроме последнего, соединены с первыми входами соответствующих элементов И одноименной группы входных элементов И, выходы элементов И каждой группы входных элементов

И соединены с единичными и нулевыми входами соответствующих триггеров одноименной группы триггеров, вторые входы элементов И каждо, входной группы элементов И соединены с второй шиной синхронизации, третья шина синхронизации подключена к вторым входам элементов И каждой выходной группы элементов И, вторые нулевые входы разрядов каждого запоминающего регистра подключепы и входной шике, первые входы элементов И каждой группы элементов И, кроме последней, сосд11нены с выходамн одноименных э; емептов ИЛИ первой группы элементов ИЛИ, вторые входы элементов

ИЛИ первой группы элементов ИЛИ соединены с единичными выходами одноименных триггеров регистрации состояния, вторые входы элементов И каждой группы элементов И соединены с одноименной шиной запроса группы шпн запросов.

HcTo IHHKH информации, принятые во внимание при экспертизе

1. Патент Всликобрптании ¹ 1293032, кл. G 4С, 1972.

2. Патент CILIA¹ 3688847, кл. G 11 С

19/00, 1971.

650078

Составитель Т. Бондаренко

Редактор Е. Караулова Техред А. Камышникова Корректоры: И. Позняковская и 3. Тарасова

Заказ 2710/11 Изд. М 171 Тираж 779 Подписное

НПО Государственного комитета СССР чо делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2!!

I!!!! (! ! ! ! !!

1! !! !!! ! ! ! !

|! ! l

l I !! ! I !! !! !

ll ! ! (! !