Устройство приоритетного подключенияпроцессоров k общей магистрали

 

Союз Соаетсиив

Социалистических

Ресяубяик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИ ИТЕЛЬСТВУ ()805312 (61) Дополнительное к авт. саид-ву (22) Заявлено 251278 (2!) 2700938/18-24 с присоединением заявки Н9 (23)Приоритет

Опубликовано 1502.81. бюллетень Ик 6

Дата опубликования описания 18.02.81 (5()М. Кл.з

G 06 F 9/46

Гесударственный яемятет

СССР яв демам нзвбретеняй н етярмтнй (53) УДК 681. 325 (088.8) (Э.П. Овсянникова-Панченко, Л.М. Петухова- нЗ1ф...Ше копляс

" .)Х (k? ( ?З

i ! 4

Щ„- „, (72) Авторы изобретения (7! ) Заявитель (54 ), УСТРОЙСТВО ПРИОРИТЕТНОГО ПОДКЛЮЧЕНИЯ

ПРОЦЕССОРОВ K ОБЩЕЙ МАГИСТРАЛИ

Изобретение относится к цифровой вычислительной технике и.может быть использовано в вычислительных системах, содержащих несколько активных источников информации, подключенных к общей информационно-адресной магистрали.

Устройство приоритетного подключения процессоров к общей магистрали предназначено для анализа сигналов запросов активных устройств на подключение к общей магистрали и выдачи сигнала разрешения одному из этих устройств, т.е. для устранения конфликтных ситуаций, возникающих при од- !5 новременном обращении нескольких устройств к общей магистрали.

Известно интерфейсное устройство с группировкой большого числа запроcos, содержащее интерфейсный блок, включающий в себя триггерные схемы и соединенный с блоком определения приоритетов (1) .

Недостатком устройства является отсутствие средств перераспределения приоритетов (преимущественной обработки) запросов от различыых источников, Наиболее близким по технической сущности к предлагаемому является 30 устройство управления магистралью, содержащее блок маскирования и ?блок формирования разрешений. Блок маскирования содержит два последовательно соединенных регистра — входной и выходной. Блок формирования разрешений содержит регистр запросов, две группы элементов И вЂ” входную н выходную, два элемента задержки, элемент ИЛИ, элемент И и приоритетный блок, выполняющий стандартную функцию выделения "левой" единицы (23 .

Однако известное устройство имеет ограниченные функциональные возможности и невысокое быстродействие.

Цель изобретения — повышение быстродействия.

Эта цель достигается тем, что в устройстве приоритетного подключения процессоров к общей магистрали, содержащем блок формирования разрешений и блок маскирования, содержащий выходной регистр, выход которого является выходом блока, первый вход блока формироваиия разрешений является входом запросов устройства, второй вход блока формирования разрешений соединен с выходом блока маскирования, выход блока формирования разрешений является выходом устройства, 805 312 первый управляющий вход записи информации устройства соединен с первым управляющим входом блока мас:.ирования, в блок маскирования введены регистр управления, счетчик, два блока элементов И-НЕ и блок управления, причем вход данных устройств соединен с входом данных блока управления и с информационным входом регистра управления, управляющий вход которого соединен со вторым управляющим

10 входом записи информации устройства и со вторым управляющим входом блока управления, группа информационных выходов которого соединена с группой информационных входрв счетчика, вход синхронизации которого является вхо- 15 дом синхронизации устройства, счетный вход счетчика соединен с выходом логической единицы блока управления, группа информационных входов которого соецинена с сОответствующими пря- 2О мыми разрядными выходами счетчика, первые и вторые управляющие входы первого и второго блоков элементов

И-НЕ соединены соответственно с первым и вторым выходами выбора регистра управления, первый и второй выходы выключения которого соединены соответственно с третьими управляющими входами первого и второго блоков элементов И, группы информационных входов которых соединены оответстьенно с первой и второй группами разрядных выходов счетчика, перв /st группа информационных входов выходного регистра соединена с соответствующими старшими разрядными выходами счетчика, выходы первого и второго блоков элементов И-НЕ соединены с соответствующими информационными входами второй группы выходного регистра,.

Кроме того, блок управления содер- 4Q жит два регистра и схему сравнения, причем информационные входы первого и второго регистров соединены с входом данных блока, группа разрядных выходов первого регистра соединена с первой группой входов схемы сравнения, вторая группа входов которой соединена с группой информационных входов блока, выход логической единицы которого соединен с выходом схемы сравнения, группа разрядных выходов второго регистра соединена с группой информационных выходов блока, управляющие входы первого и второго регистров соединены со вторым управляющим входом записи информации блока.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 — временные диаграммы работы устро;.ства; на фиг. 3 — зависимости приоритетов различных каналов от управляющих пара- gg . етров.

Устройство содержит блок 1 маскирования и блок 2 формирования разрешений, группу выходов 3 блока ?, перв;ю и вторую группы 4 и 5 входов блока 2 выходной регистр 6, группу i входов данных блока 1 маскирования, счетчик 8, регистр 9 управления, блок 10 управления, первый управляющий вход

11 записи информации, вход 12 синхронизации, второй управляющий вход 13 записи информации, первый и второй регистры 14 и 15, схема 16 сравнения, два блока 17 и 18 элементов H-HE, резисторы 19 и 20, разрядные выходы

21-24 регистра управления.

Режим работы счетчика — прием информации или прибавление "1" младшего разряд@ — задается сигналом на счетном входе; синхронизация счетчика в обоих режимах осуществляется тактовыми импульсами, подаваемыми на вход

12. Синхронизация счетчика 8 может осуществляться с помощью синхроимпульсов, подаваемых на вход 12 устройства; частота следования синхроимпульсов Гс выбирается более низкой, чем тактовая частота работы процессора f„ . Старшие два разряда счетчика .передаются на входы регистра 6без преобразования, а два других формируются блоками элементов И-HE.

Выбор одного из входов блока элементов И-НЕ определяется кодом с соответствующих выходов 23 и 24 регис ра управления; выключение этих блоков, т.е. перевод в состояние с высоким выходным сопротивлением, производится подачей высоких уровней (логических "1") на выходах 21 и 22, при этом за счет сравнительно низкоомных резисторов 19 и 20 на выходах блоков

17 и 18 поддерживаются низкие потенциалы (логические "0"). Регистры 9, 14 и 15 имеют общее управление записью (вход 11) и соединены по входам с тремя различными тетрадамя

12-разрядной магистрали 7 данных.

Схема сравнения вырабатывает на выходе сигнал логической "1" при совпадении кода в регистре 14 с кодом в счетчике 8. Прием информации в регистр 6 может производиться так же как и в известном устройстве;по заднему фронту сигнала подтверждения запроса, подаваемого на вход 13.

Устройство управления магистралью выполняет функции автоматического разделения времени между активными устройствами, например между процессорами. После загрузки управляющей информации по входам 7 устройство настраивается на выполнение одного из заранее известных режимов разделения времени.

В исходном состоянии устройство управления магистралью полностью размаскировано, т.е. регистр 6 погашен, на выходах блоков 17 и 18 сформированы логические "0" . Это, однако, не означает, что запросы llo любому входу группы 4 обслуживаются. При достаточно интенсивных потоках запросов(им<.нно этот нетривиальный случай пред805312

T.

N, Ng сдачи

18 сис. с2c ь

0 1 3

СОС1C1С 0

COО1 0 3

c„c,c о с,с,ос

СРС1 С.,О

CÚC1OC0 срс co с с ос с с„с о с с„ос

0000

0001

0010

0011

1000

0100

1001

0101

1010

1011

0111

Формула изобретения

1. Устройство приоритетного подключения процессоров к общей магистрали, содержащее блок формирования разрешений и блок маскирои-:;,:"я, со ставляет интерес в рамках данного изобретения), даже при полном размаскировании устройства, магистралью, в основном, пользуются поочередно только два процессора — старший и следующий за ним по приоритету.

Исходное состояние устройства сохраняется вплоть до момента записи управляющего кода по входам 7 s блок

10 управления и регистр 9 управления.

Сигнал записи поступает при этом на вход 11. В регистрах 14 и 15 задают10 ся нижняя и верхняя границы счета.

При достижении счетчиком 8 кода, равного записанному в регистре 14, схема 16 сравнения формирует сигнал логической "1" на выходе, переключая счетчик 8 из режима счета в режим ожидания приема информации. Прием информации с выходов регистра 15 производится в ближайшем такте при появлении положительного фронта сигнала 20 на входе 12. Если коды в регистрах

14 и 15 не совпадают, то после завершения приема информации в счетчик 8 схема сравнения 16 формирует сигнал несовпадения, т.е. логический "0" на 25 выходе, переключая счетчик 8 из режима ожидания приема информации в режим ожидания счета. Прибавление "1" младшего разряда производится по положительным фронтам синхроимпульсов, поступающих на вход 12, вплоть до момента совпадения кода в счетчике 8 с кодом в регистре 14 и т.д. Двоичные числа A и В, записанные в регистрах

14 и 15, могут находиться в произвольных соотношениях: А=В, А > В, A (В.

Первое соотношение соответствует

"статической" маске, т.е. использованию счетчика 8 в качестве обычного регистра. Второе и третье соотношения отличаются лишь тем, что при A > В 40 счетчик периодически переполняется и затем сбрасывается в нуль. Общее число способов задания режимов работы счетчика 8 определяется числом комбинаций чисел в регистрах 14 и 15 45 и равно 16 16 = 256. Дополнительное увеличение этого числа достигается в данном устройстве управляемой с регистра 9 селекцией выходов счетчика 8 блоками 17 и 18. В таблице 1 перечислены 12 режимов работы (функций передачи) блоков 17 и 18 из 16 возможных; оставшиеся 4 режима одинаковы, так как они характеризуются постоянными нулями на выходах блоков 17 и 18 и, следовательно, попеременной работой двух старших по приоритету процессоров. Символами С,, С. С и С обозначены значения сигналов на вйходах счетчика 8, причем сигналу С соответствует старший раз- JP ряд счетчйка и т.д. Код в регистре 9 ,обозначен через dp д1, dz d, причем разряду do соответствует выход

21, разряду d„ — выход 22 и т.д. После прохождения через блоки 17 и 18 g5 преобразованный код по входам передается на регистр 6 и по синхроимпульсам, подаваемым на вход 13 с высокой частотой, определяемой пропуск ной способностью магистрали, записывается в этот. регистр. Таким образом, под управлением блока 10 управления и регистра 9 счетчик 8 и блоки 17 и 18 формируют с частотой последовательность кодов масок, ко- торая обеспечивает заданное распределение времени по каналам.

На фиг. 1 приведены временные диаграммы работы устройства. Каждая диаграмма соответствует одному из

12 режимов, перечисленных в таблице.

На фиг. 3 представлены зависимости Т,; от В при Д = 0010 и четырех зн чениях А иэ шестнадцати возможных, где й„ вЂ” число отрезков по каждому каналу, лежащих в заданных границах;

И вЂ” общее число "единичных".от.резков в этих же границах.

Из этих зависимостей видно, что спектр задания соотношений между Т; и диапазон регулирования по каждому

T- достаточно широк даже в пределах

64 приведенных на фиг. 3 режимов.

Применение устройства управления магистралью позволяет проектировать вычИслительные системы с расширенными функциональными возможностями, величина выигрыша по быстродействию зависит от архитектурных особенностей системы и может достигать 20-30%.

805312 держащий. выходной регистр, выход которого является выходом блока, первый вход блока формирования разрешений является входом запросов устройства, второй вход блока формирования разрешений соединен с выходом блока маскирования, выход блока формирования разрешений является выходом устройства, первый управляющий вход записи информации устройства соединен с первым управляющим входом блока маскирования, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в блок маскирования введены регистр управления, счетчик, два блока элементов И-ИЕ и блок управления, причем вход данных устройств 15 соединен с входом данных блока управления и с информационным входом реГистра управления, управляющий вход которого соединен со вторым управляющим входом записи информации устрой- Щ ства и со вторым управляющим входом блока управления, группа информационных выходов которого соединена с группой информационных входов счетчика, вход синхронизации которого яв- д5 ляется входом синхронизации устройства, счетный вход счетчика соединен с выходом логической единицы блока управления, группа информационных входов которого соединена,с соответствующими прямыми разрядными выходами счетчика, первые и вторые управляющие входы первого и второго блоков элементов И-НЕ соединены соответственно с первым и вторым выходами выбора регистра управления, .первый и второй выходы выключения которого соединены соответственно с третьими управляющими входами первого и второго блоков элементов И, группы информационных входов которых соединены соответственно с первой и второй группами разрядных выходов счетчика, первая группа информционйых входов выходного регистра соединена с соответствующими старшими раз-, рядными выходами счетчика, выходы первого и второго блоков элементов

И-HE соединены с соответствующими информационными входами второй группы выходного регистра.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок управления содержит два регистра и схему сравнения, причем информационные входы первого и второго регистров соединены с входом данных .блока, группа разрядных выходов первого регистра соединена с первой группой входов схемы сравнения, вторая группа входов которой соединена с группой информационных входов .блока, выход логической единицы которого соединен с выходом схемы сравнения, группа разрядных выходов, второго регистра соединена с группой информационных выходов блока, управляющие входы первого и второго регистров соединены со вторым управляющим входом записи информации. блока.

Источники информации, принятые во внимание при экспертизе

1. Патент Великобритании

9 1449391, кл. G 4 A, 1974.

2. Авторское свидетельство СССР по заявке М 2558692/18-24, кл. G 06 F 9/18, 1977 (прототип).

805312 4

0З

02 о

03 р =7

0у

0,5

02

0,1

10 12 14 0 2 4 0

Р =f2

12 1Ч 0 2 4 б g 10 17 Риг.5

Составитель Г. Пономарева

Редактор M. Цыткина Техред М. Рейвес Корректор t4. Вигула

Тираж 756 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., д. 4/5

Заказ 10903/71

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4