Устройство опознавания сигналов, модулированных по фазе
Э
l бх ламот < - р
Союз Советских
Социалмстимеских
Республики
ОП ИСАНИЕ ИЗОБРЕТЕН Ия К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6l) дополнительное к авт. свил-ву— (22) Заявлено 28. 11. 77 (21) 25482 21/18-09 с присоединением заявки №(23) Приоритет2 (5l) М, Кл. т 01 S 1/24 ГосударстаеиныЯ аюаспет СССР . аа делам хзабретенпЯ х открытий Опубликовано 05.04.79.Бюллетень № 13 Дата опубликования описания 09.04.79 (53) УДК 621.396. ° 986 (088. 8 ) В. И. Химулин, В. П. Ковешников, Ю. Г. Чистов, Н. В. Иванов-Ulm oacmA и А. И. Александров (72) Авторы .изобретения (71) Заявитель (54) УСТРОЙСТВО ОПОЗНАВАНИЯ СИГНАЛОЦ МОДУЛИРОВАННЫХ ПО ФАЗЕ Изобретение относится к радиотехнике и может использоваться для обнаружения сигналов при определении места положения подвижных объектов, Известно устройство опознавания сигналов, модулированных по фазе, содержащее приемник, выход которого через две идентичные цепи из последовательно включенных блока выборки, регистра сдвига, дешифратора, сумматора и анализатора подключен к двум входам элемента ИЛИ, синхронизатор, выход которого подключен к вторым входам блока выборки и регистра сдвига одной цепи .непосредственно, а другой - через блок задержки (1) % Однако это устройство имеет значительный объем оборудования. Иель изобретения — уменьшение объема оборудования путем сокращения числа раз рядов регистров сдвига Для этого в устройство опознавания сигналов, модулированных по фазе, содержащее приемник, выход которого через две идентичные цепи из последовательно включенных блока выборки, регистра сдвига, дешифратора, сумматора и анализатора подключен к двум входам элемента ИЛИ, синхронизатор, выход которого подключен к вторым входам блок» выборки и регистра сдвнга одной цепи непосредственно, а другой — через блок задержки, введены элемент И, формирователь команд переключения режимов синхронизатора и последовательно включенные коммутатор, интегратор и дополнительный анализатор, причем выход дополнительного анализатораа соединен через формирователь команд переключения режимов синхронизатора с входом синхронизатора и элемента И, второй вход которого подключен к выходу синхронизатора, а выход - к приемнику, выход элемента ИЛИ соединен с вторым входом формирователя команд переключе-. ния режимов синхронизатора, выходы обоих блоков выборки и обоих анализаторов подключены к соответствуюшим входам комму та тора 656003 На чертеже изображена структурная электрическая схема предложен. oro устройства. Устройство содержит приемник 1, синхронизатор 2, блоки 3,4 выборки, элемент 5 И 5, блок 6 задержки, регистры 7 сдвига, дешифраторы 8, сумматоры 9, анализаторы 10, элемент ИЛИ 11, формирователь 12 команд переключения режимов синхронизатора, коммутатор 13, интег- t0 ратор 14 и дополнительный анализатор 15. Устройство работает следующим образом. Сигнал с приемника 1 поступает на блоки 3, 4 выборки. На управляющий вход 15 приемника 1 через элемент И 5 поступают декодирующие импульсы для раскодировки сигнала в режиме контроля, в режиме же ускоренного поиска на регистрах. (режим "сетка" ) на второй вход элемента И 5 поступает команда запрета or формнротеля 12 команд и сигнал с приемника 1 пос туп ае т нер аскодированный., На второй вход блоков 3, 4 выборки и на тактовые входы регистров 7 сдвига одновременно поступают стробирующие импульсы от синхронизатора 2 (причем на один из блоков выборок — непосредственно, а на другой — через блок задержки 6 со сдвигом на 1/4 периода несущей час30 тоты для реализации квадратуры). Qanee выборки сигналов поступают на регистр 7 сдвига и постепенно заполняют его. Выходы регистра 7 сдвига сгруппи- рованы таким образом, чтобы в момент 35 записи в первый .разряд регистра последнего анализируемого импульса сигнала на дешифратор 8 поступала информация о всех анализируемых выборках сигнала. В момент записи в соответствующих разрядах регистра сдвига 7 кода сигнала на выходе дешифратора 8 появляются все 1" или" 0 в зависимости or стробируемой в данный момент фазы сигнала. Эта информация суммируется в сум45 маторе 9 и поступает на анализатор 10, который, в случае превышения количества "1" или "0" определенной пороговой величины, срабатывает и через элемент ИЛИ 11 подает команду на формирователь 12 команд переключения режима синхронизации. Благодаря этому синхронизатор 2 переключается в режим работы "пачка" и разрешается прохождение декодирующих 55 импульсов нв приемник 1 через элемент И 5. Оекодирующие импульсы формируются с таким расчетом, чтобы при правильном взаимном временном положении сигпалов и пачек стробирующих импульсов на выходе приемника 1 все рвдиоимпульсы данной станции имели одинаковую фазу. Одновременно на коммутатор 13 подается команда от соответствующего анализатора 10, и к интегратору 14 подключается блок выборок (3 или 4), в канале которого произошло обнаружение сигнала. Тем самым отпадает необходимость во втором квадрвтурном контрольном канале на этапе контроля. Выход интегратора 14 подается на анализат6р 15 (в который входит схема обработки и пороговая схема). Если контрольный канал (время анализа в точке в котором может быть выбрано значительно большим, чем в канале на регистре сдвига из расчета заданных величин вероятностей ложной тревоги и пропуска сигнала, r.ê. увеличение объема реверсивного счетчика, скажем or 16 до 256 бит обходится всего в лишний корпус микросхемы ) не подтверждает правильности обнаружения, команда с выхода анализатора 15 поступает на второй вход формирователя 12 команды и переводит синхронизатор 2 опять в режим "сетка" и одновременно запрещает прохождение декодирующих импульсов через элемент И 5 нв приемник 1 ° Таким образом поскольку заданные величины ложной тревоги и пропуска сигнала обеспечиваются контрольным каналом, объем выборок, а, следовательно, и объем регистров на первом этапе поиска можно выбрать минимальным. Предложенное ус т рой ство позволяе т значительно сократить объем оборудования, поскольку позволяет только на одних регистрах сэкономить около 130 корпусов микросхем. Формула изобре гения Устройство опознавания сигналов, модулированных по фазе, содержащее приемник, выход которого через две идентичные цепи из последовательно включенных блока выборки, регистра сдвига, дешифрвгора, сумматора и анализатора подключен к двум входам элемента ИЛИ, синхрони,".втор, выход которого подключен к вторым входам блока выборки и регистра сдвига одной цепи непосредственно, а другой— через блок задержки, о т л и ч а ю щ е— е с я тем, что, с целью уменьшения объема оборудования путем сокрашения числа 656003 разрядов регистров сдвига, введены элемент И, формирователь команд переключения режимов синхронизатора, и последовательно включенные коммутатор, интеграгор и дополнительный анализатор, причем 3 выход дополнительного анализатора соединен через формирователь команд переключения режимов синхронизатора с входом синхронизатора и элемента И, второй вход которого подключен к выходу синхрониза- 16 гора, а выход — к приемнику, выход эле6 мента ИЛИ соединен с вторым входом формирователя команд переключения режимов / синхронизатора, выходы обонх блоков выборки и обоих анализаторов подключены к соогвегствуюшим входам коммутатора. Источники информации, принятые во внимание при экспертизе 1. Лезин Ю. С. Оптимальные фильтры и накопители импульсных сигналов. М., "Сов. радио", 1969, с. 168, Составитель Е. Погнблов Редактор И. Марковская Техред H. Бабурка Корректор М. Пожо Заказ 1510/36 Тираж 696 Подписное ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, )К-35, Раушская наб„д. 4/5 Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4
