Устройство для умножения

 

«»662939

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Саветскнк

Социалистически в

Республик (61) Дополнительное к авт. свид-вую

{З1)М. К . (22) Заявлено 070177(21) 2441679/18-24

G Об F 7/39 с присоединением заявки Hо

Государствен иый комитет

СССР ио делам иэобретеиий и открытий (23) Прморитет

Опубликовано 15.05.79. бюллетень Но 18

{53) УДК 681. 325 (088. 8) Дата опубликования описания 150579

{72) Авторы изобретени я

В.И.Жабин, В.И.Корнейчук, В.П.Тарасенко и A.A.Öåðáèíà

Киевский ордена Ленина политехнический

71) ЗаявитЕль NHcTNTQT им. 50 JIBTHH BE91HKQA Октябрьской социалистической революции (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

Изобретение относится к области вычислительной техники и может быть использовано в цифровых вычислитель-. ных машинах, вычислительных средах, специализированных вычислителях, работающих в реальном масштабе времени. о Известно устройство для умножения, I содержащее сумматор, регистры операндов и результата f i ) . 10

Данное устройство обладает низким быстродействием при работе в реальном масштабе времени, когда операнды

К результат поступают в устройство и выдаются из него поразрядно, начи- 15 ная со старших разрядов.

Наиболее близким по технической сущности к предлагаемому является устройство, содержащее накапливающий и комбинационный сумматоры, регистры 2Q первого и второго операндов, выпол- ненные íà Dt триггерах, блок анализа разрядов, регистр сдвига, причем выходы старших разрядов накапливающего сумматора соединены с информацион-25 ными входами блока анализа разрядов, управляющие входы которого соединены с первой управляющей шиной,а выходы— с выходной шиной, выходы комбинационного сумматора соединены с информа- 30 ционными входами регистра первого операнда,. выходы которого соединены с информационнымй входамй регистра второго операнда, выходы которого соединены с первой группой информационных входов комбинационного сумматора, первая управляющая шина, кроме того, соединена с первым управляющим входом накапливающего сумматора и с управляющим входом регистра сдвига, вторая управляющая шина соедине-: на со вторым управляющим входом накапливающего сумматора и с управляющими входами первого и второго рет истров операндов (21 .

Однако данное устройство также обладает невысоким быстродействием.

Целью изобретения является повыше- ние быстродействия устройства.

Поставленная цель достигается тем, что в устройство введены два коммутатора, причем информационная шина устройства соединена с первой группой входов первого и второго коммутатора, вторые группы входов которых соединены соответственно с выходами ре- гистра первого операнда и регистра сдвига, выходы первого коммутатора соединены со входами накапливающего

3 662939 сумматора, причем выход первого раз ряда первого коммутатора соединен со входами первых шести разрядов накапливающего сумматора, выходы второго коммутатора соединены со второй группой информационных входов комбинационного сумматора.

На фиг.l приведена структурная схема устройства умножения, на фиг.2 пример выполнения блока анализа разрядов.

Устройство содержит сдвигающий регистр 1, первый коммутатор 2, регистр первого операнда 3, накапливающий сумматор 4, регистр второго операнда 5, второй коммутатор 6, комбинационный сумматор 7, блок анализа разрядов 8, входную шину 9, выходную шину 10, первую 11 и вторую 12 управляющие шины, элементы И 13 и ИЛИ 14, входящие в состав блока анализа разрядов 8 ° 20

В предлагаемом устройстве сомножители /» и В и результат Х представ лены в избыточной позиционной однородной системе счисления с основанием

4 и. естественным порядком весов, .т.е. ъ5 %/2

A=7 а;4 (i)

»=1 . q/g

В-7 Ь;4, (2)

Я)

Q/2

Х=Е х{»4

»=1 где цифры а; b;х; g (2,1,0,1,2).

На входных шинах 9 и выходных шинах

10 применено пространственное кодирование. Наличие единицы на шине .1,2,3,4 соответствует соответственно цифрам 1,2,1,2. Нулю соответствует отсутствие сигнала на всех шинах.

Вычисления в устройстве ведутся по следующему алгоритму:

Исходное состОяниег

A =В (4)

В каждом i-м цикле:

Первый такт»

Н;=Я +4 д(Я

А» А;1»4 a; . {Ы

Второй такт:

Н;=Н;+4 Ь»А;

Третий тактЪ

2, если Н; с-l, l

1, если -1, 1 Н;< -О, 1 х;. - О, если -0,1 И<(0,1

1, если 0,1„H; 1,1

2, если 1,1 Н; (9)

В» =4 (Н» -Х1 ) (1О) где А; и В» - сомножители А и В, пред ставленные только i старшими РазРядами е

В исходном состоянии, в соответствии с (4), в регистрах 3 и 5 и в сум-. .маторе 4 записанй нули.

При каждом i-м цикле вычисления в регистре 1 единица находится в (2i+l)-м .разряде, т.е. в нем записано число +4 .

В первом такте по сигналу в синхронизир;ющей шине 11 на входные шины 9 принимается цифра а;, т ° е. :.1-я после запятой цифра сомножителя А. Она поступает на управляющие входы комму

»татора 2 и, в зависимости от .того, какое значение 1, 1, 2 или 2 принимает а», на сумматор 4 выдается прямой, дополнительный, удвоенный пря-. мой или удвоенный дополнительный код числа В» 1,хРанящийсЯ в этом таКте на .регистре 3. Одновременно с этим цифра а;, с помощью коммутатора 6 управляет аналогичным образом выдачей на сумматор 7 кода регистра 1. Таким об разом, после снятия сигнала в шине

11„ в соответствии с (5) и (6) на сумматоре 4 образуется код Н,, в регист-. ,ре 3 - код 1 j, а в регистре 5 - код В;

Второй такт аналогичен первому. В этом такте по сигналу в шине 11 на входные шины 9 поступает цифра b, т.е. i-я после запятой цифра сомножителя В, В результате, после снятия сигнала в шине 11, на сумматоре 4 и в регистре 3 получаем Н „ и В», в соответствии с (7) и (8), а в регистр 5, как и в первом такте, перезапнсывается код с выходов регистра 3> в данном случае Л .

В третьем такте, по сигналу в шине

12, блок анализа разрядов 8 в соот-.

5 ветствии с (9) фбрмкрует и выдает на выходные шины 10 очередную цифру результата х» 2 .. После снятия сигнала в шине 12 единица в регистре 1 оказывается сдвинутой на два разряда

40 вправо, а в сумматоре 4 получаем .. число R» (10) . Вычитание х; < из содержимого сумматора 4 Н; прй этом совмещено во времени со сдвигом. Нетрудно убедиться, что на сумматоре 4

45 будет получен тот же результат й;, если вместо непосредственного вычитания Х; q при сдвиге в первый разряд сумматОра 4 переписывать значение не с третьего, а с четвертого разряда.

В предлагаемом устройстве задержка появления старшей цифры результата на выходе составляет два цикла, т.е. для получения точного результа.-. та умножения двух q/2-разрядных чи сел необходимо выполнить 2+ ) циклов вычисления (как известно, точный результат умножени я двух q/2 -разрядных чисел содержит»у разрядов) . Если же достаточно q/Z старших разрядов результата, то для этого необходимо

-9) выполнить 2+ /2 циклов. В общем случае, устройство дает возможность вычислять результат с произвольной разрядностью Я/2 (/Zc6/Z с с(, ) . Для этого нужно выполнить 2+ В/2 циклов

65 вычисления.. При этом погрешность не

662939 цикл

0000000000000„регистр 5

Я 0000000000000 коммутатор

0000000000000 сумматор 7

0000000000000 регистр 5

2 0000001000000 коммутатор

0000001000000 сумматор 7

Первый

6 0100000

Первый такт а1 =2 сумматор 4 к оммут ат ор

0100000 сумматор 4

Второй такт

b1=2 сумматор 4 коммутатор

6 0100000

0100000 сумматор 4 (на входе ) 0 000 (на выходе) 0000 Х1 0 сумматор 4 0000100000000 регистр 1 0000100: Третий такт блок 8 блок 8

Второй цикл сумматор 4 0000100000000 регистр 5 0100000 коммутатор 2 0000001000000 коммутатор 6 0001000

Первый такт а20000101000000 сумматор 4 сумматор 7 0101000

Второй такт

2 регистр 5 0100000 коммутатор 6 0000100

0000000101000 сумматор 4 коммутатор 2 сумматор 4

0O001011Ol0OO сумматор 7 0100100

Третий такт блок 8

"., блок 8 (на входе ) .0000 (на выходе) 0000 Х =О сумматор 4 0010110100000 регистр 1

0000001

Третий цикл

0010110180000 регистр 5 0101000

2 lllllllllll00 коммутатор 6 1111111

0010101111100 . 0100111 сумматор 4 к оммут ат ор

Первый такт аЭ= . сумматор 4

Второй такт

ЬЭ 1

0010101111100

2 0000000100111 сумматор 4 коммут атар сумматор 4

0010110100011

Третий такт блок 8 блок 8 (на входе) 0010 (н а выходе) 1000 Х1 l сумматор 4 0011010001100

Ч ет в ертый ци кл

Третий такт блок С блок 8 (на входе ) 0011 (на выходе) 0100 Х22 сумматор 4 1101000110000

5 превышает единицу старшего отбрасываемого разряда.

Работа устройства на числовом примере для значений А-(»), 221 четв =39/64 дес ятичн . B=, 211 четв.=37/64 десятичн. иллюстрируется прилагаемой таблицей, где получен результат Х=Р.В=, 121211 четв.

=1443/4096 десятичн. В данном примере разрядность операндов A и В равна трем, т.е. начиная с четвертого цикла, цифры операндов, поступающие на вход, равны нулю. Следовательно, в четвертом и во всех последующих циклах вычисления коды на сумматор 4 не выдаются и его состояние изменяется только в третьем такте во время сдвига.

6 Поэтому первый и второй такт этих цик. лов не отражен в таблице. Кроме того, в этих циклах, в таблице, не указано состояние регистров устройства, поскольку их содержимое уже не мбжет

10 влиять на результат.

662939

Продолжение таблицы

Пятый цикл

Третий такт блок бл ок.(н а входе } (на выходе) 0010 y =-1 сУматоР 4 1100011000000

Шестой цикл

Третий такт блок 8 блок 8 (на выходе) 1100 (на выходе) ° 0001 Х = 2 сумматор 4 0001100000000

Седьмой цикл (на входе 0001 (на выходе) 1000 Х сумматор 4 . 1110000000000.Третий такт блок 8 блок 8

BocbMoA (на входе) 1110 (на выходе) 0010 Х Т сумматор 4 0000000000000

Третий такт блок 8 блок 8

Таким образом, для того, чтобы при умножении чисел А и В, содержащих по g д в оoиHч нHы х р а з3р я8д оoв ((иHл иH, что то же самое, noq/2 разрядов в системе счисления с основанием 4) получить результат с т очн остью до S двоичных разрядов (или, что то же самое, Б/2 разрядов в системе с основанием 4) в известном и предлагаемом устройстве необхбдИмо выполнить соответственно

2+S и 2+5/2 циклов вычисления. Поскольку длительности циклов в предлагаемом и известном устройствах одинаковы, то, следовательно, предлагаемое устройство прев ос ходит по быст родействию известное почти в два раза. Например, при вычислении результата c ..,, точностью до 40 двоичных разрядов предлагаемое устройство дает выигрыш в быстродействии по сравнению с известным в

2+G 42

К= — = =1,9 раза.

2i5/2 22

Формула и з обр ет ени я

Устройство для умножения, содержаiiiee накаплйвающий и комбинационный сумматоры, регистры первого и второго операндов, выполненные íà Dt триггерах, блок анализа разрядов, регистр сдвига, причем выходы старших разряд(рв накапливающего сумматора соединены с информационными входами блока анализа разрядов, управляющие входы . которого соединены с первой управляющей шиной, а выходы — с выходной шиной,. выходы комбинационного аумматора соединены с информационными входами регистра первого операнда, выходы которого соединены с информационными входами регистра второго операнда, выходы которого соединены с пер вой группой информационных входов комбинационного сумматора, первая

>0 управляющая шина соединена с первым управляющим входом накапливающего . сумматора и с управляющим входом * регистра сдвига, вторая управляющая шина соединена со вторым управляющим

35 входом накапливающего сумматора и с управляющими входами первого и второго регистров операндов, о т л и ч аю щ е е с я тем, что, с целью ïîâûшения быстродействия, в устройство

40 введены два коммутатора, причем информационная шина устройства соединена с первой группой входов первого и второго коммутаторов, вторые группы входов которых соединены соответ45 ственно с выходами регистра первого операнда и регистра сдвига, выходы первого коммутатора соединены со входами накапливающего сумматора, причем выход первого разряда первого коммутатора соединен со входами первых шести разрядов накапливающего сумматора, выходы второго коммутатора соединены со второй группой информационных входов комбинационного сумматора.

Источники информации, принятые во

55 внимание при экспертизе

1. Авторское свидетельство СССР

9 451071, кл. G 06 F 7/39, 1974.

2. Авторское свидетельство СССР

9 603989, кл. G 06 F 7/39, 1978.