Устройство для разделения асинхронных каналов

 

ОПИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЮТИЛЬСТВУ

Союз Соевтсеа

Соцр алмстичвсии»

Республми

< 668О98 (61) ДОполнительное к авт. свид-ву N 604167 г (51) М. Кл.

Н 04 / 3/08 (22) Заявлено 26.10.77 (21) 2537109/18-09 с присоединением заявки №

ГэйтдаРатааккьй Фаиатат

СССР аа далам азабретекка а -аткрмтай (23) Приоритет

Опубликовано 15 06 79, Бюллетень № 22

Дата опубликования описания 15.06.79 (53) УДК 621.394.662 (088.8)-. (72) Автор. изобретения

И. Т, Картюшов (71) Заявитель (54) УСТРОЙСТВО ДЛЯ РАЗДЕЛЕНИЯ АСИНХРОННЫХ КАНАЛОВ

Изобретение относится к радиотехнике и может использоваться в устройствах передачи данных.

По основному авт. св. 604167 известно устройство для разделения асинхронных каналов, содержащее последовательно соединенный пер- 3 вый триггер, первый элемент И, первый делитель частоты, фазовый компаратор, буферный накопитель, генератор импульсов, второй и третий делители частоты, второй н третий трипе« ры, второй, третий и четвертый элементы И, 1© причем выход первого делителя частоты подключен к первым входам фазового компаратора и буферного накопителя, второй вход которого соединен с вторым входом фазового компаратора, а к управляющему входу первого делителя частоты подключен выход генератора- импульсов, при этом первый выход второго триггера подключен к первому входу второго элемента И, а к входу второго делителя частоты подключен выход первого делителя частоты, вто- 20 рой и третий входы которого. соединены соответственно с выходами второго и третьего; элементов И, второй выход первого триггера "под2 ключен к первому входу третьего элемента И, его второй выход соединен со вторым выходом второго триггера, первый вход которого соединен с первым входом первого триггера и выходом четвертого элемента И, к первому входу этого элемента подключен выход третьего триггера, первый и второй входы которого соединены соответственно с выходами третьего элемента И и фазового компаратора, второй выход последнего подключен к второму входу четвертого элемента И, причем третий вход третьего элемента И соединен с первым выходом третьего делителя частоты, второй выход которого подключен к второму входу буферного накопителя, его третий вход соединен с входом третьего делителя частоты, к, управляющему входу которого подключен выход генератора импульсов, а на вторые входй первого и второго триггеров поданы импульсы синхронизации (1), Однако известное устройство не обеспечивает достаточной точности разделения каналов.

Цель изобретения — повышение точности разделения каналов.

4 ! 4, выходы которых через элемент ИЛИ 5 подключены к вторым вхоцам первого и второго элементов И 2 и 11.

Устройство работает следующим образом, В исходном положении первый и второй триггеры 1 и 9 находятся в нулевом состоянии.

Первый и второй элементы И 2 и ll закрыты, а третий элемент И 12 открыт. Разуплотненный сигнал поступает с информационного входа устройства на информационный вход буферного накопителя 5 и ка управляющий вход третьего делителя частоты 8, где происходит подстройка выходной частоты генератора импульсов 6 от

1 игнала, Выходная частота третьего делителя частоты 8 точно равны скорости информации на информационном входе устройства, Выходные частоты первого и третьего делителей частоты 3 и 8 равны, но сдвинуты по фазе одна относительно другой на m. Импульс записи с выхода третьего делителя частоты 8 поступает на вход записи буферного накопителя S и продвигает информацию, поступающую на информационный вход буферного накопителя 5. Импульс считывания с выхода первого делителя частоты

3- поступает на вход считывания буферного накопителя 5 н считывает информацию с него на абонентский выход. Импульсы записи и считывания поступают, кроме того, иа вход фазового компаратора 4, который измеряет фазовый сдвиг между этими импульсами. Когда фазовый сдвиг между импульсами записи и считывания равен нулю, формируется импульс на выходе фазового компаратора 4, подключенном:к входу установки третьего триггера 10. На выходе второго делителя частоты 7 формируются импульсы с частотой, в m раз меньшей частоты импульсов считывания, поступающих íà его вход. С приходом импульса синхронизации, взводится первый или второй триггер 1 или 9 и открывается первый или второй элемент И 2 или 11, при этом также происходит кзменение степени наполнения буферного накопителя 5 на один бит в ту или иную сторону от номинала.

Импульсы со старшего разряда второго делителя частоты 7 через соответствующий вентиль

14 и элемент ИЛИ 15 начинают поступать на вход сложения или вычитания первого делителя частоты 3 через первый или второй элемент

И 2 или 11. Каждый импульс, поступающий на вход сложения или вычитания, соответственно" добавляет или исключает импульс на счетноМ входе первого делителя частоты 3. В результате фаза импульса считывания относительно фазы импульса записи начинает изменяться в ту или иную сторону, Когда эта фаза достигает нулевого значения, фазовый компаратор 4.выдает импульс на соответствующем выходе и устанавливает третий триггер 10 в единичное состояние, тем самым четвертый элемент И 13

668098

Для этого в устройство для разделения асинхронных каналов, содержащее последовательно соединенный первый трнгтер, первый элемент

И, первый делитель частоты, фазовый компаратор, буферный накопитель, генератор импульсов, второй и третий делители частоты, второй и гретий триггеры, второй, третий и четвертый элементы И, причем выход первого делителя частоты подключен к первым входам фазового компаратора и буферного накопителя, второй вход !О которого соединен с вторым входом фазового компаратора, а к управляющему входу первого делителя частоты подключен выход генератора импульсов, при этом первый выход второго триггера подключен к первому входу второго 15 элемента И, а к входу второго делителя частоты подключен выход первого делителя частоты, второй к третий входы которого соедкнены соответственно с выходами второго и третьего. элементов И, второй выход первого триггера 20 подключен к первому входу третьего элемента

И, его второй выход соединен с вторым выходом второго триггера, первый вход которого соединен с первым входом перво о триггера и выходом четвертого элемента И, к первому вхо- 25 ду этого элемента подключен выход третьего триггера, первый и второй входы которого соединены соответственно с выходами третьего элемента И н фазового компаратора, второй выход последнего подключен к второму входу 30 четвертого элемента И, причем третий вход третьего элемента И соединен с первым выходом третьего делителя частоты, второй выход которого подключен ко второму входу буферного накопителя, его третий вход соединен с 35 входом третьего делителя частоты, к управляющему входу которого подключен выход генератора импульсов, а на вторые входы первого и второго триггеров поданы импульсы синхронизации, введены вентили и элемент ИЛИ, причем 40 разрядные выходы буферного накопителя и второго делителя частоты соединены соответственно с первыми и вторыми входами соответствующих вентилей, выходы которых через элемент

ИЛИ подключены к вторым входам первого и 45 второго элементов И. па чертеже изображена структурная электри« ческая схема предложенного устройства.

Устройство содержит последовательно соединенные первый триггер 1, первый элемент И 2, 0 первый делитель частоты 3, фазовый компаратор 4, буферный накопитель 5, генератор импульсов б, второй и третий делители частоты 7 и 8, второй и третий триггеры 9 и 10, второй, третий и четвертый элементы И 11 — 13, вентили 14 55 и элемент ИЛИ 15, причем разрядные выходы буферного накопителя 5 и второго делителя частоты 7 соединены соответственно с первыми и . вторыми входами соответствующих вентилей

668098

БНИИПИ Заказ 3485/51 Тираж 774 Подписное

Филиал ППП "Патент", r. Ужгород, ул, Проектная, 4

5 открывается. Дальнейшее смещение фазы продолжается до тех пор, пока она не достигнет значения m,в этот момент на соответствующем выходе фазового компаратора 4 формируется импульс; сбрасывающий через четвертый элемент

И 13 в ноль первый или второй триггеры 1 или

9, после чего подстройка фазы прекращается,. и импульс с вновь открывшегося третьего элемента И 12 сбрасывает в йоль третий триггер 10 при этом степень наполнения буферного пако- <о пителя 5 принимает номинальное значение..С приходом следующего импульса синхронизации процесс повторяется, Если очередной импульс синхронизации поступает в момент, когда процесс коррекции еще15 не закончился и заполнение буферного накопителя 5 отличается от номинального, т, е. интервал коррекции оказалсй больше интервала между временными сдвигами, то отклонение степени заполнения буферного накопителя 5 от но- 2о минала увеличивается еше на бит, при этом включается соответствующий вентиль 14, со

sroporo делителя частоты 7 начинает поступать более высокая частота на перестройку первого делителя частоты 3. Скорость перестройки уве личивается и время коррекции временного сдвига сокращается, Чем больше отклонение степени заполнений буферного накопителя 5 от номинала, тем выше скорость коррекции, Чем меньше частота

6 следования временных сдвигов, .тем больше период коррекции и, следовательно, меньше флюктуация фазы выходного сигнала.

Таким образом, каждому значению частоты следования временных сдвигов соответствует своя степень отклонения заполнения буферного накопителя 5 оТ номинала и, следовательно, свой период коррекции, т. е. наступает динамическое равновесие с минимумом флюктуации фазы выходного ситнала.

Формула изобретения

Устройство для разделения асинхронных каналов по авт.св, 604167,о т л и ч а ю щ е е с я тем,что, с целью повышения точности разделения каналов, . введены вентили и элемент ИЛИ, причем первые входы вентилей соединены с выходами буферного накопителя, вторые входы — с выходами второго делителя частоты, а выходы вентилей соединены с соответствующими входами элемента

ИЛИ, выход которого соединен с вторыми входами первого и второго элементов И.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР М 604167, (положительное решение ло заявке У2366358/09, i 976) .