Устройство для моделирования нейрона

 

О П И С А Н И Е (ii)6829lO

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 23.05.77 (21) 2490145(18-24 с присоединением заявки Ке (23) Приоритет

Опубликовано 30.08.79. Бюллетень Ме 32

Дата опубликования описания 30.08.79 (51) М. Кл в б 066 7(60

Государственный комитет (53) УДК 681.333 (088.8) по делам изобретений и открытий (72) Авторы изобретения

Ю. В. Чериухин и Г. А. Галуев (71) Заявитель Таганрогский радиотехнический институт им. В. Д. Калмыкова (54) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ НЕЙРОНА

Изобретение относится к бионике и вычислительной технике и может быть использовано в качестве элемента нейронных сетей для моделирования биологических процессов, в устройствах распознавания образов, а также в качестве элемента структур, предназначенных для решения систем алгебраических уравнений, задач исследования операций, краевых задач теории поля.

Известно устройство для моделирования нейрона (1), содержащее пороговый элемент, подключенный ко входам устройства и к суммирующим элементам, элемент И, элемент НЕ, разрядную и зарядные цепи и широтно-импульсные модуляторы.

Недостатком известного устройства является нестабильность параметров, наличие входов двух типов, что ведет к усложению

его конструкции.

Наиболее близким техническим решением к изобретению является модель нейрона (2), содержащая и блоков изменения синаптических весов, первые входы которых являются входами устройства, выходы соединены со входами сумматора, отдельный вход, подключенный к схемам управления величиной порога пластического нейрона и ко вторым входам блоков изменения синаптических весов, блок сравнения уровня ритмической активности и блок усиления, Недостатком этого решения является малая точность моделирования и ограниченные функциональные возможности.

Цель изобретения — повышение точности

5 моделирования.

Указанная цель достигается тем, что в устройство введены второй сумматор и пять цифровых интеграторов. Выход первого сумматора подключен к первому входу первого цифрового интегратора, выход которого соединен с первым входом второго сумматора, выход которого подключен к первому входу второго цифрового интегратора. Его

Г5 выход соединен с первыми входами третьего и четвертого цифровых интеграторов.

Выход третьего цифрового интегратора является выходом устройства. Выход четвертого цифрового интегратора связан со вторым входом второго сумматора, к третьему входу которого подключен выход пятого цифрового интегратора. его .первый вход и второй вход второго цифрового интегратора соединены с одним управляющим входом устройства. Вторые входы и блоков изменения синаптических весов и вторые входы первого, третьего, четвертого и пятого цифровых интеграторов соединены с другими управляющими входами устройства соответ30 ственно.

682910

Структурная схема устройства представлена на чертеже.

Устройство содержит входы 1I, ..., 1, каждый из которых может быть как возбуждающим, так и тормозящим; и блоков изменения синаптических весов 2» ..., 2„, выполненные в виде цифровых интеграторов, управляющие входы 3» ..., 3„, подключенные к входам подынтегральных функций (вторые входы) цифровых интеграторов 2» ..., 2„, первый сумматор 4, осуществляющий пространственное суммирование, входных сигналов, первый цифровой интегратор 5, вход 6, соединенный со вторым входом интегратора 5 и управляющий изменением веса пространственного суммирования, второй сумматор 7, второй цифровой интегратор 8, третий цифровой интегратор 9, представляющий собой выходной блок устройства и реализующий пороговый эффект, вход 10, который подключен к второму входу цифрового интегратора 9 и управляет изменением веса выходной величины, четвертый цифровой интегратор 11, вход 12, который подключен ко второму входу интегратора

11 и управляет изменением длительности временного суммирования, пятый цифровой интегратор 13, вход 14, который соединен с входами переменной интегрирования (первые входы) интеграторов 8, 13 и управляет изменением независимой переменной, вход

15 который подключен к второму входу интегратора 13 и управляет изменением значения порога.

Для задания режима функционирования устройства на его управляющие входы 3» ..., 3„, 6, 12, 10 и 15, подключенные к входам регистров подынтегральных функций цифровых интеграторов 2» ..., 2„, 5, 11, 9 и

13, подаются соответствующие значения синаптических весов, веса пространственного суммирования, длительности временного суммирования, веса выходной величины и порога, которые записываются и хранятся в регистрах подынтегральных функций соответствующих интеграторов. После этого на специальный вход 14 подаются значения приращений независимой переменной. С данного момента устройство готово к приему входных сигналов, поступающих с выходов других элементов, объединенных с этим элементом в нейроноподобную сеть, либо от датчиков информации, моделирующих рецепторные нейроны. Входные сигналы через входы 1» ..., 1 устройства поступают на входы переменных интегрирования цифровых интеграторов 2» ..., 2„, в которых умножаются на соответствующие значения синаптических весов, хранящихся в регистрах подынтегральных функций этих блоков. Полученные произведения с выходов цифровых интеграторов 2» ..., 2„поступают на входы 4. Сумматор 4 осуществляет суммирование поступающих на его входы произведений и передает полученную сумму на

65 вход переменной интегрирования интегратора 5, в котором эта сумма умножается на соответствующее значение веса пространственного суммирования, записанное в регистре подынтегральной функции этого интегратора. Полученное произведение с выхода интегратора 5 поступает на первый вход сумматора 7, на третий вход которого с выхода интегратора 13 подается произведение значений порога и независимой переменной, причем значение порога хранится в регистре подынтегральной функции интегратора 13, а значение независимой переменной подается с управляющего входа 14. В этот же момент значение результата временного суммирования, полученное на предыдущем шаге (на первом шаге оно равно нулю) и хранящееся в регистре подынтегральной функции 8, умножается в нем на значение независимой переменной (задаваемое с специального входа 14) и поступает на вход переменной интегрирования цифрового интегратора 11, в котором дополнительно умножается на значение длительности временного суммирования (записанное в регистре подынтегральной функции интегратора 11) и подается на второй вход сумматора 7. Результат временного суммирования, полученный на данном шаге в сумматоре 7, поступает на вход приращений подынтегральной функции интегратора 8, в котором суммируется со значением временной суммы, полученной на предыдущем шаге. После суммирования значение временной суммы в следующем шаге умножается на приращение независимой переменной. Полученное произведение с выхода интегратора 8 поступает на вход переменной интегрирования интегратора 9, в котором умножается на значение веса выходной величины, хранящееся в регистре подынтегральной функции этого интегратора, и полученное произведение сравнивается с нулем. Если это произведение больше нуля, то на выходе устройства появляется выходной сигнал. Если произведение отрицательное, то сигнал на выходе отсутствует.

Процессы, происходящие в устройстве, описываются следующей системой разностных уравнений:

Ay

j=I

y„= maX {8; у,{; у..„ I) At = kyp.Ì, где а — значение длительности временного суммирования; у; — значение временной суммы, полученной в предыдущем шаге;

At — приращение независимой переменной;

P — значение веса пространственного суммирования; у; — синаптические веса;

682910 у;; — входные воздействия, поступающие на -м шаге;

Π— значение порога;

К вЂ” значение веса выходной величины.

Можно показать, что если в системе (1) а равно единице и At равно единице, то решение этой системы примет следующий вид: л

tjB g(f I) = Sign 4 ; ; У,, — 8

j=l что соответствует алгоритму работы формального нейрона.

Если а равно нулю, At равно единице, К равно единице и на выходе устройства ис- 15 пользуются одноразрядные приращения, то решение системы (1) примет следующий вид:

i — 1 и

gBblX(l+I) sign g g yp „— е, 2о

r=0 1=1 что совпадает с алгоритмом работы нейрона, реализующего механизм временного суммирования входных сигналов.

Если положить а в интервале от нуля до единицы и At в интервале от нуля до единицы и использовать на выходе устройства многоразрядные приращения, то решение, системы (1) аппроксиммирует решение следующей системы дифференциальных урав- ® нений

" „," = — ()+ --g тр,()

j 1 у,„„(/) = max }0; k (у(/) —, HI, которая описывает работу аналогового нейрона.

То есть без изменения конфигурации связей между цифровыми интеграторами и цифровыми сумматорами эта схема позволяет моделировать формальный нейрон, модель аналогового нейрона и модель нейрона, реализующего механизм временного суммирования. Кроме того, при задании со- )5 ответствующих значений указанных параметров устройстго может работать в режиме сумматора, цифрового интегратора, реализующего формулу прямоугольников, генератора и элемента памяти.

Благодаря введению новых блоков и связей повысилась точность моделирования.

Формула изобретения

Устройство для моделирования нейрона, содержащее п блоков изменения синаптических весов, первые входы которых являются входами устройства, а выходы соединены со входами первого сумматора, отличающееся тем, что, с целью повышения точности моделирования, в него введены второй сумматор и пять цифровых интеграторов, выход первого сумматора подключен к первому входу первого цифрового интегратора, выход которого соединен с первым входом второго сумматора, выход которого подключен к первому входу второго цифрового интегратора, выход которого соединен с первыми входами третьего и четвертого цифровых интеграторов, выход третьего цифрового интегратора является выходом устройства, выход четвертого цифрового интегратора подключен к второму входу второго сумматора, к третьему входу которого подключен выход пятого цифрового интегратора, первый вход которого и второй вход второго цифрового интегратора подключены к одному управляющему входу устройства, вторые входы п блоков изменения синаптических весов и вторые входы первого, третьего, четвертого и пятого цифровых интеграторов соединены с другими управляющими входами устройства соответственно.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 429435, G 06G 7/60, 1972.

2. Авторское свидетельство СССР № 211168, G 06G 7/60, 1966 (прототип).

682910 щ /z

Составитель А. Яицков

Техред Н. Строганова

Корректор Е. Осипова

Редактор Р, Киселева

Типография, пр. Сапунова, 2

Заказ 2366/16 Изд. № 559 Тираж 780 Подписное

НПО «Поиск» Государственного ко.", нтета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб„д. 4/5