Вычислительное п-разрядное устройство

 

ная оте,:а МБА

Союз Советских

Социалистических

Реслу6лнк

ОПИСАНИ

ИЗОБРЕТЕНИ

К АВТОРСКОМУ СОИДИИЛЬСТВУ (63) Дополнительное к авт. свид-ву (22) Заявлено 1605.77 (21) 2486284/18-2 с присоединением заявки Нов (23) Приоритет—

686028

M. Кл2

G 06 F 7/38

Государственный комнтет

СССР но делам иао6ретеннй н открытнй

УДК 661. 325 (088.8) Олубликоеамо 1509.79. Ьнзллетень Й9

Дата опуьлмкоеання онисаиия 1809,7 (72) Авторы изобретения

В.A. Жуков и И.A. Иедведев (71) 3assweaa Ордена Ленина институт проблем управления (54) выЧИСЛИТЕЛЬНОЕ и-МЗрядмоЕ уСТРОЙСтВО

Изобретение относится к области вычислительной техники и может быть использовано для выполнения арифметических и логических операций в арифметических устройствах

ЭВ»».

Известно матричное устройство для умножения, осуществляющее только операцию умножения, содержащее и групп по числу разрядов множителя, каждая группа содержит д»в»»ифратори, и одноразрядньи сумматоров и логические элементы (1) ..

Недостатками такого устройства является малое быстродействие выполнения операции умножения иэ-за необходимости формирования каждого частичного произведения и невозможность выполнения других арифметических и логи ческ их операций .

Наиболее близким по технической сущности к данному изобретению является устройство (2), содержащее регистр множителя, n/2 элементов И, n/2 дешифраторов, К групп n/2 арифметнко-логических блоков, в каждой группе с разрядностью (п + (2 "1)) е-» (где К - fog n, P 1...,n), причем первый вход >-го элемента И соединен с (21 — 1 )-ым выходом регистра множителя (1 = 1,4, °,n), входы

n/2 дешифраторов соединены с выхода. ми регистра множителя.

5 Недостатком этого устройства являются ограниченные функциональные воэможности.

Целью изобретения является расширение Функциональных возможностей устройства эа счет выполнения операций: сложение, вычитание, сдвиг вправо, сдвиг влево. ,Для этого в предлагаемое устройство введены (n/2 + 1)-ый элемент И, коммутатор, причем первый разряд первой информационной шины устройства разрядностью и соединен со втоpb»MH входаьз» п/2 элементов И, выходы которых соединены со входами младших разрядов первых групп входов каждого арифметико-логического блока в каждой группе устройства, начиная со второй, выход j -го дешифратора соединен (1 = 1,...,п/2) с управляющим входом j -го арифметикологического блока первой группы, входы со второго по и-й первой группы входов которого соединены с соответствующими разрядами BToDQA информационной шины разрядностью п устройства, первая информационная шина

68б028 разрядностью и которого соединена с первым,..., n-м входами -ro арифметико-логического блока первой группы, и-ый разряд второй информационной шины разрядностью и ус".ðîé— ства соединен с первым входом (n/2+

+ 1)-го элемента И, первая управляющая шина устройства соединена с управляющими входами n/2-ro дешифратора, коммутатора и вторым входом (и/2 + 1)-ro элемента И, первый и второй входы коммутатора соответственно соединены с п-ым и (n 1)-ьтм разрядами первой информационной шины разрядностью и устройства, а выход— с (n + 1)-ым входом первой группы входов n/2 арифметико-логического

Ь блока первой группы, (n + 1) -ый вход второй группы входов которого соединен с выходом (и/2+1) -го элемента И, выходы (2m — 1) арифметико-логических блоков P. -ой группы устройства (m = 1,..., и/2 ) соединены с первой

k группой (i + 1) входов со сдвигом вправо на 2 разрядов каждого арифметико-логического блока (1 + 1) -ой группы устройства, выходы 2m арифметико-логических блоков (: -ой группы устройства соединены со второй группой i-входов со сдвигом на 2 разрядов влево каждого арифметикологического блока (L + 1)-ой группы устройства, выход младшего разряда (2m — 1) -ro арифметико-логического блока первой группы устройства подключен к первому входу соответствующего разряда каждого арифметико-логического блока ((+ 2)-й группы устройства, управляющие входы каждого арифметико-логического блока в

3"""й группе устройства, кроме первой, объединены и подключены ко второй управляющей шине устройства, выход

n-ro разряда регистра множителя подключен ко входу переноса n/2 -го е арифметико-логического блока второй группы устройства, третья управляющая шина устройства подключена к третьим группам входов всех арифметико-логических блоков всех групп устройства, кроме первой, выход арифметикологического блока (. -й группы устройства и выходы (2 ) -х младших разрядов первых арифметико-логических блоков каждой группы являются выходами устройства.

На чертеже представлена схема вычислительного и-разрядного устройства, где арифметико-логические блоки (АЛБ) — 1, регистр множителя — 2, дешифраторы — 3, элементы H — 4, 5, коммутатор — б, информационные входы — 7, 8, управляющие входы — 9, 10, 11, выход устройства — 12.

Каждая пара разрядов регистра множителя подключена к двум входам дешифратора 3, на четырех выходах которого формируется соответствую10

ЗО щий код настройки для данного парал лельного АЛБ первой группы устройства. В зависимости от состояния раз— рядов множителя дешифраторы формируют коды настройки, соответственно равные функциям четырехразрядн ого

АЛБ: О,A, 2А, А+В. Для и/2 -ro АЛБ первой группы устройства коды настройки дополнительно будут иметь еще функции А и В. Значения кодов настройки и функции АЛБ от значений разрядов множителя показаны в таблице.

На входы 7 и 8 могут поступать как разные числа А и В, так и коды множимого: прямой и со сдвигом вправо на один разряд.

Таким образом, при умножении на входы всех АЛБ первой группы устройства поступают коды А и А/2. Соответственно для функций четырехразрядного АЛБ это будет В и А. Значение

Функции F= — A+B будет соотв етств ов ат ь функции Р=А+2А=ЗА . Следовательно, умножение двух чисел в предлагаемом умножителе осуществляется на два разряда множителя, каждое AJIE первой группы устройства обрабатывает два частичных произведения, соответствующих разрядам множителя. Поэтому для дальнейшего сложения частичных произведений необходимо младшую сумму частичных произведений сдвинуть вправо на i разрядов по отношению к старшей полученной сумме частичных произведений.

Для сложения частичных сумм и предназначены следующие группы устройства, управляющие входы АЛБ которых настроены при умножении на реализацию функции F--А+В .

Числа поступают в устройство в щ дополнительном коде, где старший разряд — разряд знака.

Работа устройства заключается в следующем. ум н ож е н и е

В регистр множителя записывается значение кода множителя, который, анализируясь дешифраторами 3, превращается в коды настройки параллельных АЛБ первой группы устройства. Иа вход 9 подается код операции умножения. Одновременно с этим, на входы множимого 7 и 8 поступают коды множимого А и А/2 соответственно.

Проходя через все строки умножителя, код множимого и его частичные суммы

Формируют на выходе устройства результат, который совместно с соответствующими выходами первых АЛБ каждой группы, как показано на чертеже, и с младшими разрядами множимого образуют полноразрядный результат произведения. Для правильного формирования окончательного произведения через элементы И 4 на соответствующие входы параллельных АЛБ 1 каждой

65 группы устройства поступает значе68б028

1 F=A

0 ГтВ=2А

1 F=A+B.

55 где формула изобретения ние младшего разряда множимого в зависимости от значения соответствующего разряда множителя. При необходимости можно с выхода умножителя снимать и-разрядный результат или

2и-разрядный результат.

При А ) 0 и В < 00, по алгоритму умножения чисел, заданных в дополнительном коде, необходимо из конечной суммы произведения вычесть код множимого. Для этого n/2-й дешифратор нырабатынает коды настройки

n/2 -ым АЛБ, указанные н таблице.

При А < 0 и В > О, из алгоритма умножения чисел, основанного на расширении разрядной сетки, следует, что необходимо заполнить старшие разряды каждого частичного произведения символами 1 . В предложенном умножителе это осуществляется за счет подачи символа 1 по входу 11 из УУ (не показанного на чертеже), в те старшие разряды АЛБ всех групп, кроме первой, которые равны сдвигу между входами А и В.

Причем эта l вырабатывается н зависимости от знака множимого.

Сдвиг нпрано.

В этом режиме.код числа поступает на входы АЛБ первой группы устройства с входов как 7, так и 8. В регистр 2 записывается код настройки, например, 000..10..00, благодаря которому какой-либо дешифратор 3 вырабатывает код настройки, равный F=A или F=B. Коды настройки для управ— ляющих шин остальных групп устройства равны FA+B, где А или В равны нулю. Таким образом, наличие символа 1 в одном из разрядов регистра

2 позв оляет осуществит ь сдви г к ода числа на любое число разрядов от 1 цо и При этом результат сдвига снимает со старших разрядов умножителя .

В случае когда число прлажительное или отрицательное, из УУ поступает соответственно 0 или 1, осуществляя тем самым обычный или моди фицир он анный сдв и r в прав о .

Сдвиг влево.

В этом режиме, как и в предыдущем, н регистр 2 записывается управляющее слово, например, 000..10,.00.

На управляющие шины остальных групп устройства подается код настройки равный F=A+B где или А или

В равны нулю. Результат сдвига влево от l до (n — 1) снимается с млад» ших разрядов устройстна.

Сложение.

Для осуществления режима сложения чисел, заданных н дополнительном коде, на входы 7 и 8 поступают соответственно числа А и В на управляющий вход 9 поступает код операции сложения, который разрешает прохождение через элемент 5 и коммутатор б сигнала, равного 1б-му разряду входон 7 и 8. При этом на вход

11 подается символ 0 . В регистр

2 записывается управляющее слово, 5 к оторое формирует под дейстни ем си гнала со входа 9 на ныходе n/2-го дешифратора код настройки, равный

A+B, Полученный результат сложения, в виде (и + 1)-разрядного кода с ны1Î хода и/2 -го АЛБ перной строки поступает на вход А n/2 -го АЛБ слеE дующей группы, которая настроена на функцию передачи кода, т.е. F=A, Далее процесс прохождения кода через остальные группы устройства будет аналогичен второй группе, коды настройки этих групп также будут равны

F=A. Результат сложения снимается с выхода старших разрядов устройства н дополнительном коде.

Вычитание.

Операция вычитания выполняется аналогично операции сложения, но при этом и/2-й дешифратор вырабатывает код настройки, равный F=A-В-1 с подачей на вход переноса и/2 -го

Е

AJIB перной группы устройства символа 1 .

Таким образом, как при сложении, так и при вычитании, на выходах устройства формируется (и + 1)-разрядный код результата.

Из описания работы устройства следует, что оно мажет ныполнять, кроме операции умножения чисел в

35 дополнительном коде, также операции сложения, вычитания, модифицированные сдвиги вправо и сдвиг влево на

2 разрядов, а также логические one6 рации F=A, F=B, F=0.

40 При усложнении и/2-го дешифратора умножитель может выполнить полный набор арифметических и логических операций. Для выполнения операции вычитания (A-В) на вход n/2-го дещ5 шифратора из управления поступает сигнал, который совместно со значениями разрядов множителя, вырабатывает код настройки F=A-В-1.

Т а блица

X„X, F

0 0 F O

Х. — значение предыдущего разряда множителя, Х, — зн ачени е посл едующе го разряда множителя.

Вычислительное и-разрядное устройство, содержащее регистр множителя, 686028

n/2 элем,нтов И, n/2 дешифраторов

I

К групп: n/2 арифметико-логических блоков, з каждой группе с разрядностью (n + (2 — 1)), где (К

kong n, 1 =1,...,n), причем первый вход i-го элемента И соединен .с (2i — 1)-ым выходом регистра множителя (где i i 4,...,n) входы n/2 дешифраторон соединены с выходами регистра множителя, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства эа счет выполнения операций сложение, вычитание, сдвига вправо, сдвига влево, н него введен (n/2 + 1) -ый элемент И, коммутатор, причем первый разряд первой информационной шины разрядностью и-устройства соединен со вторыми входами

n/2 элементов И, выходы которых соединены со входами младших разрядов первых групп входов каждого арифметико-логического блока в каждой группе устройства, начиная со второй, выход j -гб дешифратора соединен (p =1,...,n/2) с управляющим входом

j--ro арифметико-логического блока первой группы, входы со второго по и-й первой группы входов которого соединены с соответствующими разрядами второй информационной шины разрядностью и устройства, первая информационная шина разрядностью и которого соединена с первым,..., и-м входами -го арифметико-логического блока первой группы, и-ый разряд второй информационной шины разрядностью и устройства соединен с первьм входом (и/2 + 1)-го элемента И, первая управляющая шина устройства соединена с управляющими входами и/2-ro дешифратора, коммутатора и вторым входом (n/2 + 1)-ro элемента И, первый и второй входы коммутатора соответственно соединены с и-ым и (n - 1)-ым разрядами первой информационной шины разрядностью п устройства, выходс (n + 1)-ым входом первой группы н ходов n/2 -го арифмети к о-л оги ческо« го блок а перв ой группы, (n + 1 ) -ый вход второй группы входов которого соединен с выходом (n/2 + 1) -го элемента И, выходы (2m — 1) арифметико5 логических блоков E -ой группы устройстваа (m=1,..., n/2 ) соедин ены с первой группой (i + 1) входов арифметико-логического блока со сдвигом вправо на 2 разрядов каждого арифР метико-логического блока (Г + 1) -ой группы устройства, выходы 2m арифметико-логических блоков «, -ой группы устройства соединены со второй группой входов арифметико-логического блока со сдвигом на 2 разрядон влево каждого арифметико-логического блока (3 + 1)-ой группы устройства, выход младшего разряда (2m - 1)-го арифметико-логического блока первой группы устройства подключен к первому входу соответствующего разряда каждого арифметико-логического блока ((: + 2) -ой группы устройства, управляющие входы каждо го арифметико-логического блока н

Р-й группе устройства, кроме первой, объединены и подключены ко второй управляющей шине устройства, выход и-го разряда регистра множителя подключен ко входу переноса n/2 -го арифметико-логического блока второй группы устройства, третья управляющая шина устройства подключена к третьим группам входов всех арифметико-логических блоков всех групп

З5 устройства, кроме первой, выход арифметико-логического блока Г -ой группы устройства и выходы (2 «) -х младших разрядов первых арифметикологических блоков каждой группы яв4О ляются выходами устройства.

Источники информации, принятые во внимание при экспертизе

1. Карцев М.A Арифметика цифровых машин, 1969,@451.

2. ЕЕЕЕ Transactions on fampu

ters Sept 1975 г., рр. 932-935.

686028

Заказ 54á1/48

Тирам 780 Подписн ое

1ИИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушскя наб., д. 4/5

Филиал ППП Патент, г. Укгород, ул. Проектная, 4

Составитель A. Уткин

Редактор H. Каменская Техред Н.Бабурка Корректор В. Бутяга