Запоминающее устройство

 

0 и и С Н Й к

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик > 691925

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное н авт. свид-ву (22) Заявлено 150777(21)2507746/18-24 с присоединением заявки М (51)М. Кл.2

С ii с iS/34

Государстиеииый кояитет

СССР

fi0 делая изобретеиий и открытий (23) Г3риоритет

Опубликовано 15.1079- Бюллетень М 38 (53) УДК

681.327.6 (088. 8) Дата опубликования описания 15.1079 (72) Авторы изобретения

Ю.M.Шамаев, И.В.Огнев, И.В.Василькевич, К,Ф.Сарычев и A.Ï.Øàðàïoâ

s.ыииан

141 ; 6 );. Аи%8И6Московский ордена Ленина энергетический ин титут (71) Заявитель (54) ЗАПОМИНММЦЕЕ УСТРОЙСТВО

Изобретение относится к области запоминающих устройств и. может быть использовано в аппаратуре передачи данных, устройствах автоматики и вы- 5 числительной техники с синхронной произвольно-последовательной выборкой, где количество обращений в одной серии последовательных выборок или расстояние между началами двух серий больше 32 или 64 (ограничение накладывается числом циклов регенерации, необходимых для восстановления информации в полупроводниковых динамичес" ких запоминающих узлах).

Одно из известных запоминающих устройств содержит полупроводниковйе динамические запоминающие узлы, регистр адреса, дешифраторы, регистры числа, триггер записи-считывания, формирователь строба считывания, формирователь задержки сигнала записи,формирователь сигнала записи, счетчик адресов регистрации, мульти- плексор адресных сигналов, кольце- 2с вой генератор импульсов, формирователи сигналов обращения и регенерации (1) .

Это запоминающее устройство предназначено для асинхронных систем, в которых обращение к памяти прекращается при проведении в ней регенерации информации. Применение его в синхронных системах, в . которых длительность обращения жестко задана и само обращение происходит в фиксированные моменты времени, требует увеличения вдвое длительности цикла обращения, что в большинстве случаев является неприемлемым.

Из известных запоминающих устройств наиболее близким техническим решением к данному изобретению является эацоминающее устройство, содержащее полупроводниковые динамические блоки памяти, входы разрешения выборки и адресные входы которых подключены к выходам регистра адреса, входы которого соединены с одними из входныХ шин адреса, входной регистр числа, выходной регистр числа, входы которого подключены к выходам блоков памяти, первый элемент ИЛИ, входы которого соединены с выходами триггеров записи и считывания, а выход— с управляющим входом дешифратора, формирователь сигнала считывания, входы которого подключены к входной шине считывания и шине тактового

3 б 91925 сигнала соответственно, а выход — к управляющему входу выходного регистра числа, первый элемент И, один из входов которого соединен с входной шичой записи, другой вход — с шиной тактового сигнала, формирователь задержки сигнала записи, формирователь сигнала записи, выход которого соединен с входом записи блоков памяти.

Кроме того это устройство содержит формирователь команды регенерации, 1Q мультиплексор адресов, счетчик регенерации, инвертор младшего разряда адреса.f2J

Это запоминающее устройство, не требуя дополнительного времени на регенерацию при произвольно-чоследоI5 нательной выборке, содержит большое количество оборудования в схемах управления.

Целью настоящего изобретения является упрощение устройства без:=ни2Q жения быстродействия.

Указанная цель достигается тем, что запоминакшее устройство содержит элемент 2И-ИЛИ, второй элемент И, второй и третий элементы ИЛИ, формирователь задержки тактовОго сигнала и счетчик, причем входы элемента

2И-ИЛИ подключены соответственно к выходам входного и выходного регист-, ров числа и триггеров записи и считывания, а выход — к информационным входам блокон памяти, прямой вход второго элемента И соединен с выходом формирователя задержки тактового сигнала, инверсный нхоц — с выходом первого элемента ИЛИ, а выход — c суммирукщим входом счетчика и одним из входов вторбго элемента ИЛИ, дру- гбй вход которого соединен с выходом первого элемента И, а выход второго 4Q элемента ИЛИ соединен со входом формирователя задержки сигнала, выход которого подключен к одному из входов третьего элемента ИЛИ, другой вход третьего элемента ИЛИ соединен с выходом формирователя сигнала счи45 тыва ния, а выход — с входом формирователя записи, выходы .счетчика соединены с входами адресов регенерации— обращения блоков памяти, информацион- 5О ные входы счетчика подключены к другим входным шинам адреса, а управляющий вход — к шине тактового сигнала.

На чертеже изображена схема запомчнающего устройства, использующего в качестве эапоминью„ их блоков дина- 55 мические микросхемы памяти 1024хl бит.

Запоминающее устройство содержит полупроводниковые динамические блоки памяти 1, регистр 2 адреса, дешифратор 3, входной регистр 4 числа, выход-60 ной регистр 5 числа, триггер записи

6, триггер считывания 7, первый элемент ИЛИ 8, формирователь 9 сигнала считывания, первый элемент И 10,,формирователь 11 задержки сигнала 65 записи, формирователь 12 сигнала записи, элемент 2И-ИЛИ 13, второй элемент ИЛИ 14, третий элемент ИЛИ 15, формирователь 16 задержки тактового сигнала, второй .элемент И 17, счетчик

18, входные шины 19 адреса, шину 20 тактового сигнала, шины 21 записи и

22 считывания, входные шины 23 данных.

Входы элемента 2И-ИЛИ 13 подключены соответственно к выходам регист. ров 4 и 5, и триггерон 6 и 7, а выход — к информационным входам блоков памяти 1.

Прямой вход элемента И 17 соединен с выходом формирователя 16, инверсный вход — с выходом элемента

ИЛИ 8, а выход — с суммирующим входом счетчика 18 и одним из входов элемента ИЛИ 14, другой вход которого соединен с выходом элемента И 10.

Выход элемента ИЛИ 14 соединен со входом формирователя 11, выход которого подключен к одному из входов элемента ИЛИ 15, другой вход элемента ИЛИ 15 соединен с выходом формирователя 9, а выход — с входом формирователя 12. Входы регистра 2 соединены с одними из входных шин 19 адреса, другие шины 19 подключены к информационным входам счетчика 18.

Выходы счетчика 18 соединены с входами адресов регенерации-обращения блоков. памяти 1, а управляющий вход — . к шине 20 тактового сигнала.—

Запоминающее устройство работает следующим образом.

В цикле зайисй по шинам 23 поступает код записываемого числа, по шинам 19 — код адреса записываемого числа, по шине 21 — команда записи положительной полярности. Тактовь и сигнал чоложительной полярности записывает код числа в регистр 4, младшие разряды адреса — в счетчик 18, старшие разряды адреса — в регистр

2 адреса, команду запись — в триггер б. Триггер б разрешает прохождение кода записываемого числа с регистра

4 через элемент 2И-ИЛИ 13 на блоки памяти 1 ° Триггер 7 запрещает прохождение информации с регистра 5 через элемент 2И-ИЛИ 13. Элемент ИЛИ 8 разрешает выбор блока 1 дешифратором

3 и запрещает прохождение тактового сигнала через элемент И 17 на счетчик 18. Сигнал записи на шине 21 разрешает прохождение тактового сигнала через элемент И 10 на формиронатель

1l, Задержанный формирователем 11 сигнал запускает формирователь 12, который формирует сигнал записи требуемой амплитуды, длительности и. полярности и подает его в блоки 1.

В цикле записи происходит генерация информации н блоках 1 по адресу, определяемому кодом младших разрядов адреса.

691925

Формула изобретения

Источники информации, принятые во внимание при экспертизе

1. Патент СШй Р 3790961, кл. 340-173, 1974.

2. Патент СИР Р 3846765, кл. 340-173, 1974.

В цикле считывания по шинам 19 подается адрес считываемого числа, по шине 22 — команда считывания положительной полярности. Тактовый сигнал записывает код адреса в счетчик

18 и регистр 2 адреса, команду считы- 5 вания — в триггер 7. Триггер 7 разрешает прохождение кода числа из регистра 5 через элемент 2И-ИЛИ 13. Триггер

6 запрещает прохождение содержимого регистра 4 через элемент 2И-ИЛИ 13. 10

Элемент ИЛИ 8 разрешает выбор дешифратором 3 блока 1 и запрещает прохождение тактового сигнала через элемент

И 17 на счетчик 18 . Сигйал считывания на шине 22 разрешает формирование сйг- g нала считывания формирователем 9.

Сигнал считывания с выхода формирователя 9 постуйает на управляющий вход регистра 5, записывая в него информацию с выхода блоков 1 ° 20

Этот же сигнал через элемент ИЛИ

15 запускает задним фронтом формирователь 12. Считанное числО, накодящееся в регистре 5, через элемент

2И-ИЛИ 13 записывается в блоки 1, при этом происходит регистрация информации в них, При отсутствии записи и считывания на соответствующих входных шинах 21 и 22 элемент ИЛИ 8 запрещает выбор дешифратором 3 блока 1 и разрешает прохождение тактового сигнала через элемент И 17 на счетчик 18..Тактовый сигнал на выходе элемента И 17 прибавляет 1, к содержимому счетчика

18 и, пройдя через элемент ИЛИ 14, запускает формирователи 11 и 12, Производится регенерация информации в блоках 1. При этом не требуется дополнительного времени на регенерацию по адресу, находящемуся в счетчике 18.10

При произвольно-последовательйой выборке, т.е. когда серия обращений начинается с произвольного адреса, а адреса обращений в серии последовательно увеличиваются на 1, воз- 4g можны следующие случаи: при чйсле обращений в серии не менее 32 происходит обращение ко всем адресам регенерации блоков 1 с регенерацией информации в них; при расстоянии меж- 50 ду началами двух серий не менее 32 обращений и количестве обращений в серии менее 32 формирователь 16, элементы ИЛИ 8, И 17, счетчик 18 и формирователи 11 и 12 произвоцят регенера-.>5 цию информации в неопрошеннык при обращении адресах блоков памяти 1; при отсутствии обращений регенерация информации производится блоками 16,8, 17,18,14,11 15 и 12.

В предлскенном изобретении пример- но в два раза сокращается количество оборудования в схемах управления по сравнению с прототипом. При этом не требуется дополнительного времени на ,регенерацию.

Запоминающее устройство, содержащее полупроводниковые динамические блоки памяти, входы разрешения выборки и адресные входы которых подключены к выходам регистра адреса,.входы которого соединены с одними из входных шин адреса, входной регистр числа, выходной регистр числа, входы которого подключены к выходам блоков памяти, первый элемент ИЛИ, входы которого соединены с выходами тригге ра записи и считывания, а выход — с угравляющим входом дешифратора, формирователь сигнала считывания, входы которого подключены к входной шине считывания и шине тактового сигнала соответственно, а выход — к управляющему входу выходного регистра числа, первый элемент И, один из входов которого соединен с входной шиной записи, другой вход — с шиной тактового сигнала, формирователь задержки сигнала записи, формирователь сигнала зайиси, выход которого соединен с входом записи блоков памяти, о тл и ч а ю щ е е с я тем, что, с целью упрощения устройства, оно содержит элемент 2И-ИЛИ, второй элемент И, второй и третий элементы ИЛИ, формирователь задержки тактового сигнала и счетчик„ приМем входы элемента 2И-ИЛИ подключены соответственно к выходам входного и выходного регистров числа и триггеров записи и считывания, а выход — к информационным входам блоков памяти, грямой вход второго элемента И соединен с выходом формирователя задержки тактового сигнала, инверсный вход — с выходом первого элемента ИЛИ, а выход — с суммирующим входом счетчика и одним из входов второго элемента ИЛИ, другой вход

KoTopoI.o соединей с выходом первого элемента И, а выход второго элемента

ИЛИ соединен со входом формирователя задержки сигнала, выход которого подключен к одному из входов третьего элемента ИЛИ, другой вход третьего элемента ИЛИ соединеí с выходом формирователя сигнала счИтывания, а выход — с входом формирователя записи, выходы счетчика соединены с входами адресов регенерации-обращения блоков памяти, информационные входы счетчика подключены к другим входным шинам адреса, а управляющий вход — к шине тактового сигнала.

691 925

Составитель В. Рудаков

Техред Л.Annегоsa Корректор Ю.Макаренко

Редактор Н.Лобач

Тираж 681 Подписное

)ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 6226/43

Филиал ППП Патент, r.Ужгород, ул.Проектная,4