Запоминающее устройство

 

у 1

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ Ъ4705901

Саве Советских

Социалистических

Ресоублик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 23.03.76 (21) 2337573/18-24 (51) M.Kë. С 11 С 7/00 с присоединением заявки— (23) Приоритет— Гвсударстееииый комитет (43) 0публиковано 07.01.82. Бюллетень М 1 (53) УДК 681.327.6 (088.8) по долом изобретений и открытий (45) Дата опубликования описания 07.01.82 (72) Авторы изобретения

Г. Д. Софийский и Р. В. Смирнов (71) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к области вычислительной техники.

Известно запоминающее устройство (ЗУ) на динамических элементах (1), недостатками которого являются наличие запретов по обращениям во время регенерации информации в элементах памяти, низкая производительность работы и невысокое быстродействие.

Наиболее близким к предлагаемому устройству техническим решением является

ЗУ, содержащее элементы памяти на динам ческих триггерах, первый счетчик, адресные шины, первые и вторые числовые шипы (2).

Недостатками ЗУ являются наличие прерываний по обращениям для регенерации информации в элементах памяти, низкая производительность работы и не- 20 высокое быстродействие. Необходимость проведения циклов регенерации, во время которых запрещено обращение к элементам памяти, сильно сужает область применения устройства. В частности, затруднено использование устройства в вычислительных системах, работающих в реальном масштабе времени, хотя применение его в этих системах дало бы существенный выигрыш по ряду параметров, таких как быстродействие, мощность, надежность и габариты.

Цель изобретения — повысить быстродействие устройства.

Это достигается тем, что устройство содержит второй счетчик, дешифраторы, шифратор и двухканальные переключатели, первые входы которых соедИнены с адресными шинами, вторые входы — с выхо. дами первого счетчика, третьи входы— через один дешифратор с выходами второго счетчика, выходы двухканальных переключателей соединены с первыми входами соответствующих элементов памяти, вторые входы которых через шифратор, а выходы через другой дешифратор подключены соответственно к первым и вторым числовым шинам..

На чертеже приведена структурная схема устройства.

Устройство содержит элементы 1 памяти, первый счетчик 2, адресные шины 3, первые числовые шины 4, вторые числовые шины 5, второй счетчик 6, дешифраторы 7 н 8, шифратор 9 и двухканальные переключатели 10.

Устройство работает следующим образом.

Код адреса обращения (чтения или записи) поступает по адресным шинам 3 на

705901 первые входы переключателей 10, на вторые входы которых с выходов счетчика 2 подается код адреса регенерации. Дешифратор 7 в соответствии с кодом, поступающим на его входы с выходов счетчика 6, возбуждает третьи входы переключателей

10. В результате на первые входы соответствующих элементов 1 памяти, образующих один из разрядов ЗУ, проходит код адреса регенерации, а на первые входы остальных элементов 1 памяти, проходит код адреса обращения. При этом в режиме записи код числа, поступающий по первым числовым шинам 4 на входы шифратора 9, преобразуется им в иабыточкый код числа, позволяющий исправлять многократные ошибки. Поскольку во время цикла регенерации в элементы памяти 1, в которых осуществляется регенерация информации, запись кода происходить не может, то поступающий с выхода шифратора 9 избыточный код числа записывается только в те элементы 1 памяти, на первые входы которых поступает код адреса обращения. В результате этого в элементы 1 памяти по адресу обращения записывается избыточный. код числа, в котором может быть один ошибочный разряд (однократная ошибка).

В режиме чтения элементы 1 памяти, образующие один из разрядов ЗУ, по которому происходит регенерация информации, могут либо совпасть, либо не совпасть, с элементами 1 памяти, в которых происходила регенерация информации при записи кода числа. B первом случае считываемый избыточный код числа может содержать один ошибочный разряд (однократная ошибка), а во втором случае — два ошибочных разряда (двухкратная ошибка).

Считываемый избыточный код числа поступает с выходов элементов 1 памяти на входы дешифратора 8, который исправляет его, что возМожно в силу корректирующей способности избыточного кода. Исправленный без ызбыточный код числа поступает затем с выходов дешифратора 8 на вторые числовые шины 5, т. е. на выход

ЗУ

Таким образом, в предлагаемом ЗУ циклы регенерации информации и циклы

5 обращения совмещаются во времени, т. е. во время циклов регенерации не происходит прерываний по обращениям к ЗУ, Это позволяет существенно повысить производительность работы ЗУ и его быстродействие. Кроме того, устранение прерываний для регенерации информации значительно расширяет область применения ЗУ, что позволяет использовать его в вычислительных системах, работающих в реальном масштабе времени. В результате существенно улучшаются быстродействие, мощность, надежность и:габариты вычислительной системы.

20 Формула изобретения

Запоминающее устройство, содержащее элементы памяти на динамических триггерах, первый счетчик, адресные шины, пер25 вые и вторые числовые шины, о тл и ча ющ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит второй счетчик, дешифраторы, шифратор и двухканальные переключатели, первые входы которых соединены с адресными шинами, вторые входы — с выходами первого счетчпка, третьи входы — через один дешифратор с выходами второго счетчика, выходы двухканальных переключателей

1 соединены с первыми входами соответствующих элементов памяти, вторые входы которых через шифратор, а выходы через другой дешифратор подключены соответственно к первым и вторым числовым ши40

Источники информации, принятые во внимание при экспертизе:

1. Патент США № 3760379, кл. 34045 173 Р 117/00, 1972.

2. Computer Юез1дп, July 1975, с. 63, рис, 1, с. 67, рис. 7 (прототип).