Логическое запоминающее устройство

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

<"i 691926 (61) Дополнительное к авт. свид-ву (22) Заявлено 280677(21) 2503720/18 24 с присоединением заявки М (51)М. Кл.

G 11 С 15/00

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет

Опубликовано 1 .10.79. Бюллетень М 38 (53) УДК

681.327. . б (088. 8) Дата опубликования описания 15.10.79

» ъм р»

$ pf Ф.-, .:й ина . .I: (72) Авторы

ИЗОбрЕтЕНИя В.ф. Мелехин, Г, Каульфус и Ю.В. г

Ленинградский ордена Ленина пол институт имени M.È.Êàëè (71) Заявитель (54) ЛОГИЧЕСКОЕ 3АПОМИНАЮЩЕЕ УСТРОЙСТВО

Предлагаемое устройство относится к области вычислительной техники и может быть использовано при построении вычислительных машин.

Известно постоянное запоминающее устройство, содержащее два адресночисловйх регистра, управляющий вход первого из которых соединен с выходом первого разряда регистра адреса, а управляющий вход второго — с выходом второго разряда регистра адреса: выходы первого адресно-числового регистра соединены с адресными входами первых разрядов блоков памяти,а выходы второго †.с адресными входами вто- 15 рых разрядов блоков памяти (1).

Известно устройство хранения и преобразования информации, содержащее элементы памяти, выходы которых соединены с соответствующйми информационными входами регистра числа, регистров первого и второго операндов, выход каждого разряда регистра числа соединен с информационным входом соответствующего элемента памяти, пер вый и второй управляющий входы которого являются первым и вторым управляющими входами устройства, выходы разрядов регистра адреса соединены

2 с соответствующими адресными входами элементов памяти, первый и второй адресные входы которых соединены с первым и вторым выходами коммутаторов, первый и второй информационные входы которых соединены с:выходамй соответствующих разрядов регистров первого и второго операндов, а третий и четвертый информационные входы коммута" торов соединены с выходами первого и второго разрядов регистра адреса соответственно, первый, второй и третий управляющий входы коммутаторов являются третьим, четвертым и пятым управляющими входами устройства (2) .

Недостатком этйх устройств является низкая производительность при выполнении операций суммирОвания и вычитания. вследствие многократного выполнения поразрядных логических операций и операций сдвига.

Предлагаемое устройство позволяет устранить отмеченный недостаток.

Это достигается тем, что, с целью повышения быстродействия устройства, оно содержит дополнительный блок коммутации, первый и второй информационные входы которого соединены

691926 с выходами первого и второго разряда регистра адреса, первый и второй, информационные выходы — c третьим и четвертым информационными входами коммутаторов, а управляющий вход— с шестым управляющим входом устройства, информационный вход каждого коммутатора, кроме первого, соединен с информационным выходом предыдущего коьмутатора, а информационный выход последнего коммутатора является информационнйм выходом устройства.

Блок-схема предложенного устройства представлена на чертеже. Логи ческое запоминающее устройство со держит регистр 1 первого операнда, регистр 2 второго операнда, коммута- торы 3, блок 4 коммутации, регистр 5 адреса, элементы б памяти с разрядной орчганйзацией и встроенными де-. шифраторами адреса, и регистр 7 чис ла . Выходы 8 элементов б памяти подключены к информационным входам соответствующих разрядов регйстра 7 числа, а также регистров 1 первого и 2 второго .операндов. Информационные входы 9 элементов б памяти соединены c выходами соответствующих разрядов регистра 7 "числа, а адресные входы

10, за исключением первых двух, - с соответствующими выходами регистра 5 адреса. Через нход 11 заполняется регистр 5 адреса. Первые два адресные входа 12 и 13 элементов б памяти связаны через коммутаторы 3 с выходами первых двух разрядов 14 и 15 регистра 5 адреса и с ныходами 16 и

37 регистров 1 первого и 2 второго операндов таким образом, что первый адресный вход 12 i-го элемента б памяти соединен через i-й коммутатор 3 как с вью одом первого разряда 14 регистра 5 адреса (через блок 4 кОм мутации), так и с выходом 16 i-ro разряда регистра 1 первого операнда, и аналогично второй адресный вход 13 1-го элемента 6 памяти соединенч через

i-й коммутатор 3 как с вйходом второго разряда 15 регистра 5 адреса (через блок 4 коммутации), так и с выходом 17 i-го разряда регистра 2 второго операнда.

Первый и второй управляющий.входы устройства соединены с первым 18 и вто рым 19 упранляющими входами элементов . 6 памяти, на которые поступают сигналы запись и считывание .

Каждый коммутатор 3 имеет выход

20, соединенный с входом 21 аналогичного коммутатора н соседнем старшем разряде. Выход 20 коммутатора старшего разряда является информационным выходом устройства. Коммутаторы 3 реализуют коммутацию адресных сигналов первых двух адресных входов эле- ментов б памяти и волну переноса., Первый 22, второй 23 и третий 24 управляющий входы коммутаторов 3 яв2о 16 47 24 где индексы переменных соответствуют

20 " номерам позиций на чертеже

Предлагаемое устройстно работает в "разных режимах.

1. Считывание слова из элементов памяти в регистре 7 чйсла, в регист1-или в регистр 2. Адрес слова по-. дается на регистр 5 адреса и, прои наличии управляющего сигнала íà аходе 25, выходй первых двух разрядов регистра адреса подключаются через блок коммутации и коммутаторы к первым двум адресным входам элементов памяти, а остальные выходы регистра адреса непосредственно связаны с адресными входами 10 элементов йамяти.

Затем производится считывание, и выбранное слово поступаЕт на регистр .числа, регистр 1 или регистр 2..

2. Запйсь слова в элементы памяти из регистра числа. Адресные входы элементой памяти устанавливаются как

40 в режиме считывания. Зайисываемое слово находится в регистре числа, и в режиме записи заносится в выбранную адресом ячейку.

3. Выполнение логической операции.

45 Для этого программным путем в элементах памяти выделено любое число сегментов по 4 ячейки в каждом и произведена настройка каждого из выд)елейных сегментов на выполнение любой двухместной логической операции одно- временно во всех разрядах, то есть н каждом выделенном сегменте находится таблица (результаты) данной логической функции, местоположение которой в элементах памяти определяется адресными сигналами на входах 10 элементов памяти ° Следует отметить, что считывание производится без разрушения информации. Ба,регистры 1 и 2 подаются )операнды, над которыми не60 обходимо выполнить логическуй опера" цию. Выходы 16 и 17 регистрон 1 и 2 подключаются через коммутаторы 3 под действием управляющих сигналов на входах 22 и 23 к соотнетстнующим пер65 ным двум адресным входам 12 и 13 элеляются третьим, четвертым и пятым управляющими входами устройства.

Блок 4 коммутации коммутирует адресные сигналы с выхода первого разряда

14 и второго разряда 15 регистра 5

5 адреса с помощью сигнала на управляющем входе 25, который является шестым управляющим входом устройства, Выходы

26 и 27 блока 4 коммутации соединены с третьим и четвертым информационным

10 входами коммутаторов 3 соответственно.

Блок 4 коммутации.и коммутаторы 3 нылолннюг следуююие логические функции: ч -.х х ее 11 26, Х12= ке("2 2е Х1 Х ), 21 11 Ик

13 27 17 2

691926

F — адресный код функции 2

F H F2, Aqа,6,0 — адрес ячеек операндов .1 н 2, суммы и промежуточного результата соответственно.

Выше описанная схемная реализация переноса и микропрограмма используется также для вычисления заема и раз ностй при выполнении операции вычита ния.

Слово заема i.-го разряда 3„ вычисляется по формуле 3 a«3 ° Ь + (O. 9В )3. = . { где Гз„. =

Разность двух чисел определяется

Формулой Р= (с ;,О Ь,-)0+ -,=, ..„(+УЗ.(;.

Структура формул как переноса П и заема 3, так и, суммы Б и разности

P одинакова. Выполнение сложения отличается от выполнения вычитания только тем, что при выполнении сложения используются функции F и Г а при вычитании — Функции F и Г,, что скажется только на микропрограмме при адресации таблиц пз входам

10, а не отражается в аппаратурной организации устройства.

В данном устройстве, при необходимости выполнения различных двухместных операций, должно оыть выделено в элементах памяти сегментов по 4 ячейки в каждом. Оставшаяся (основная) часть элементов памяти используется для хранения информации.

В сравнении с известными устройствами данное устройство выполняет арифметические операции сложения и вычитания более чем в 6 раз быстрее при незначительном увеличении стоимости устройства.

Формула изобретения

Логическое запоминающее устройство, содержащее элементы памяти, выходы которых соединены с соответствующими йнформациойными входами регистра числа, регистров первого и второго операндов, выход каждого разряда регистра числа соединен с информационным входом соответствующего элемента памяти, первый и второй угравляющий входы которого являются первым и вторым управляющими входами устройства, выходы разрядов регистра адреса соединены с соответствующими адресными входами элементов памяти, первый, и второй адресные входы кото- рых соедйнены с первым и вторым выходами коммутаторов, первый и второй информационные входы которых соединены с выходами соответствующих разрядов регистров первого и второго операндов, первый, второй и третий управляющий входы коммутаторов яв50 где ментов памяти. Затем производится считывание и содержимое ячеек таблицы поступает на регистр числа.

4. Выполнение логической операции с использованием схемы сквозного переноса. Схемой сквозного переноса явля- 5 ется составная часть коммутаторов 3.

Она используется при выполнении арифметических операций сложения и вычитания. Слово переноса i-ro разряда

П, вычисляется лс Формуле

1 л;е.,е„+<с,ее(a,,=t„ (ã,ð;.,т, где Fig —— а Ь;; F2< =ai9 9i H реализуется схечным способом (см. на функцию Чгр коммутаторов) . при этом в 15 регистре 1 должна находиться функция

F< и в регистре 2 -. Г . При выполненйи операций сложения сумма 8 вычисляется однократным суммированием по модулю 2 по формуле . . g0

S=(a ЖЬ,)9(° = г1ОП

Поскольку содержимое регистра 2 при распространении волны переноса совпадает с одним слагаемым (Гг) суммы Я, логическая операция сложения по модулю 2 производится сразу же после ее распространения. Операция сложения двух чисел производится сле- дующим. образом, Предварительно вычисляются при режиме Р 3 функции F и F2 и размещаются их результаты в регйстрах 1 и 2 соответственно. Затем на регистр адреса поступает код функции сложение по модулю 2,.и с использованием этого адреса" таблицы (без использования первых двух разрядов) и управляющих сигналов на входах 24 и 23, подключающих к первому адресному входу i-ro элемента памяти перенос предыдущего разряда 40

П „, и ко второму адресному входу

i-ro элемента памяти вйход i-го раз" ряда регистра 2 соответственно, производится считывание, и сумма 8 по" ступает на регистр числа. Функцион" 45 нальная микропрограмма сложения имеет следующий вид:

НАЧАЛО

P1:=Н(А );

P21=Н (A 2);

P4:= (F P2() P1(„) ) )

Н(Аз):— = P4;

Р4: =H (Га Р2 q;) rP1 С ) ) е

Н(A )г=P4р

P1г=Н(А );

Р2г=Н(А );

Р4: =Н (Г2, Р2 .;), П,„<) );

H (Ag) 1=Р4;

КОНЕЦ РЧ вЂ” регистр числа ;

Р1ир2 60 второго операндов;

H(n...1) — содержимое ячейки Н по адресным сигналам

1 ° ..n„

691926

ЦНИИПИ Заказ 6226/43

Тираж 681

Подписное филиал ППП Патент, r . Ужгород, ул . Проектная,4 ляются третьим, четвертым и пятым управляющими входами устройства соответственно, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства QHo содержит дополнительнйй блок коммутации, первый и второй информационные входы которого соединены с выходами перво- го и второго разряда регистра адреса, первый и второй информационные выходы — с третьим и четвертым информационными входами коммутаторов, а управлянМций вход — с шестым управляющим входом устройства, информа ционный вход каждого коммутатора кроме первого, соединен с информационным выходом предыдущего коммутатора, а информационный выход последнего коммутатора является информационным выходом устройства.

Источники информации, принятые во внимание при экспертизе

1. Авторское. свидетельство СССР

Р 494768, кл. G 11 С 27/00 от

25.07.74.

2. Авторское свидетельство СССР по заявке Р 2348576/18-24, кл. G 11 С 15/00 от 10.05.77.