Устройство для умножения

 

11695364

ОП ИСАН И Е

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (б1) Дополнительное к авт. свид-ву— (22) Заявлено 06.06.77 (21) 2492639/18-24 с присоединением ааявки— (23) Приоритет— (43) Опубликовано 07.01.82. Бюллетень Ме 1 (45) Дата опубликования описания 07.01.82 (. 1) .l К,1 3 Q 06 т g2

Tocyaapcтвеииый комитет по делео1 изобретеиий и открытий (53) УДК 681.325 (088.8) (72) Авторы изобретения

H. А. Слюсарев и И. C. Храмцов (71) Заявитель

1Мм Д дайм у 1-,1 Ф ь -к

l!. (54) Ъ СТРОЙСТВО ДЛЯ УМНОЖЕНИЯ!

1зобретение относится к вычислительной технике и может быть использога11о при реализации универсальных цифровых вычислительных машин высокого быстродействия.

Известны устройства для у 11o кенни двоичных чисел, содержащие деп:нфратор м ножителя, ком мутатор кратных, сум з1 вторы с сохранением переносов, сумматоры с распространсш1ем переносов (1).

Недостатком таких устройств являстся большой объем оборудования, используемого в случае перев1ножения на дан1н;1х устройствах многоразрядных дго11111ы;. чисел.

1!аиболее близким по техническому решению является устройство для умно ксння двоичных чисел, содержа1цее дешифратор множителя, выходы которого соединены с коммутатором множимого, ыходь1 коммутатора множимого соединены со входами шести регистров кратных, выходы регистров кратных соединены с входными шинами дерева сумматоров, состоящего из шести трехвходовых сумматоров с сохранением переносов и буферных регистров (2).

Недостатком этого устройства является недостаточная универсальность, заключающаяся в невозможности получения результата расширенного формата при перем11ожсннн мантисс двоичных чисел с плаьающей точкой, что не позволяет производить вычисления с повышенпои точностью. ь Целью изобретения является повышси11C TO 1HGCT11 уCTpOHCTBа.

Для достижения поставленной цели устройство для умножптеля, со.,ержащсе счетчик итераций, дешифратор м11ожитепя, 10 коммутатор кратных, регистры кратных, дерево сумматоров, причем входы дешифратора множителя и коммутатор.1 кратных соединены с шинами множителя и множимого соответственно, выход дешифратора множителя подклю1сн к другому входу коммутатора крат1н 1х, выходы которых подключены ко входам регистров кратных, выходы которых подключены ко входам дерева сумматоров, выходы которо20 го соединены с выходными шинами старшей части произведения, содержит сумматор с распространением переносов и регистр младшей части произведения, причем входы сумматора с распространением перено25 coD подключены к выходам дерева сумматоров, а выход подключен ко входу регистра младшей части произведения, управляющий вход которого подключен к выходу счетчика итераций, а выход — к выходной шине младшей части произведения, выход счетчика

695364!

11ерепос в, слелуюшую пару

Вы олиой сигнал лешифратора множителя, п1»ппимаюп1ий елниичное значение предылущеп пари старший!

»яла гний

О

0 н

1 !

ПI< ll

0l< пк ,11

0 1< итераций подключен к управляющему входу дешифратора множителя.

На фиг. 1 представлена схема устройства для умножения; на фиг. 2 — схема 5 дерева сумматора.

В состав устройства входят счетчик итераций 1, дешифратор множителя 2, коммутатор кратных 3, регистры кратных 4, 10 дерево сумматоров 5 с сохранением переносов; сумматор с распространением переносов 6, регистр младшей части произведения 7, трехвходовые сумматоры с сохранением переносов 8 — 13, буферные регистры 14 — 16 первого уровня, буферные регистры 17 — 19 второго уровня, буферные регистры 20,21 третьего уровня (они же выходные регистры сумм и переносов дерева сумматоров 5); входная шина мно- 20 жителя 22, входная шина множимого 23, !

»

Дешпфри >ус» ая "àpа

Перенос из, разояло:» множителя

Здесь: ПК вЂ” сигнал, управляющий подачей в соответствующий регистр кратного 4 множимого в прямом коде; Л1 — сигнал, управляющий подачей в регистр кратного 4 множимого, сдвинутого влево на один разряд; ОК вЂ” сигнал, управляющий подачей в регистр кратного 4 множимого в обратном коде. Прочсрк в графе таблицы означает, что все выходные с ггналы дешифратора находятся в нулевом состоянии.

После коммутации в коммутаторе 3 шесть кратных множимому принимаются на регистры кратных 4. С регистров кратных 4 кратные поступают на входы дерева сумматоров 5, где производится их суммирование. Для увеличения быстродействия применяется метод конвейерной обработки информации в дереве сумматоров 5. Для 4О этого введены три уровня буферных регистров. Первый уровень составляют регистры 14 — 16, второй уровень — регистры

17 — 19, третий уровень — регистры 20 .l 21, которые являются такжп выходными ре- 45 гистрами сумм и персносог старшс1; части произведения.

B то время, как информация первой итерации, обработанная на логике первого уровня дерева сумматоров 5 (сумматоры выходная шина сумм старшей части произведения 24, выходная шина переносов старшей части произведения 25, выходная шина младшей части произведения 26, входные шины дерева сумматоров 27 — 32.

Итерации умножения в предложенном устройстве начинаются с подачи на вход коммутатора кратных 3 по входной шине

23 множимого, а на вход дешифратора множителя 2 по входной шине 22 множителя (в случае умножения чисел с плавающей точкой — нормализованных мантисс множимого и множителя) . Счетчик итераций 1 управляет последовательностью дешифрации групп разрядов множителя в дешифраторе 2 и записью цифр младшей части произведения в регистр 7. Производится дешифрация младших двенадцати разрядов множителя. Дешифрация каждой пары разрядов множителя производится в соответствии со следующей таблицей, 8, 9 и 10), поступает на буферные регистры

14 — 16 первого уровня, на дешифратор е множителя 2 производится дешифрация следующих двенадцати разрядов множителя (начинается вторая итерация) . Когда информация первой итерации после обработки на втором уровне дерева сумматоров 5 (сумматоры 11 и 12) поступает на буферные регистры 17 — 19 второго уровня, кратные множимому, сформированные во второй итерации, принимаются на регистры кратных 4 и поступают на входы дерева сумматоров 5 по входным шинам дерев а су м м аторо в 27 — 32.

Одновременно с приемом информации гервой итерации в виде сумм и переносов частичного произведения на буферные регистры 20, 21 третьего уровня осуществляется дешифрация очередной группы разрядов множителя (начинается третья итерация), а информация второй итерации принимается на буферные регистры 14 — 16 гср1»ого уровня. Таким образом, осуществляется совмещение во времени итераций

»» v, и о?к е н и я, Рсзультат итераций умножения (части»нюе произведение) в виде сумм и переносов, полученных на регистрах 20 и 21 дерева сумматоров 5, сдвигается на две695364 надцать разрядов вправо и прибавляется к результату следующей итерации на стадии его формирования. По мере выполнения итераций на регистрах 20 и 21 производится накапливание старшей части произведения в коде с сохранением переносов.

Выдвинутые двенадцать разрядов частичного произведения в виде сумм и переносов поступают по выходным шинам 24 и

25 на входы сумматора 6, где происходит приведение переносов. Полученные три шестнадцатиричные цифры младшей части

:произведения запоминаются в соответствующих разрядах регистра 7. Записью на этот регистр цифр младшей части произведения управляет счетчик итераций 1. Сумматор 6 формирует также единицу переноса из выдвинутой части частичного произведения, которая может возникнуть при приведении переносов. Эта единица добавляется в пос.ледний разряд регистра 21 переносов частичного произведения. Умножение чисел с фиксированной точкой выполняется за три итерации. Умножение чисел с плавающей точкой выполняется за пять итераций. 25

После окончания итераций старшая часть результата в коде с сохранением переносов сформирована в регистрах 20, 21 сумм и переносов дерева сумматоров 5. Младшая часть произведения сформирована в регистре младшей части произведения 7.

При перемножении чисел с фиксированной точкой и в случае перемножения чисел с плавающей точкой, когда не требуется результат расширенного формата, младшая часть результата игнорируется.

Использование данного устройства в составе арифметическо-логического блока процессора позволяет выполнять наряду с операциями умножения чисел с фиксированной 40 точкой и операциями умножения коротких и длинных операндов с плавающей точкой такие операции, как преобразование длинных сомножителей с плавающей точкой (длина мантиссы — 56 двоичных разрядов) в произведении расширенного формата (длина мантиссы 112 двоичных разрядов) и операции умножения операндов с плавающей точкой расширенного формата. !

Формула изобретения

Устройство для умножения, содержащее счетчик итераций, дешифратор множителя, коммутатор кратных, регистры кратных, дерево сумматоров, причем входы дешифратора множителя и коммутатора кратных соединены с шинами множителя и множимого соответственно, выход дешифратора множителя подключен к другому входу коммутатора кратных, выходы которых подключены ко входам регистров кратных, выходы которых подключены к входам дерева сумматоров, выходы которого соединены с выходными шинами старшей части произведения, отличающееся тем, что, с целью повышения точности, устройство содержит сумматор с распространением переносов и регистр младшей части произведения, причем входы сумматора с распространением переносов подключены к выходам дерева сумматоров, а выход подключен к входу регистра младшей части произведения, управляющий вход которого подключен к выходу счетчика итераций, а выход — к выходной шине младшей части произведения, выход счетчика итераций подключен к управляющему входу дешифратора множителя.

Источники информации, принятые во внимание при экспертизе:

1. Ю. В. Гаврилов и др. Арифметические устройства быстродействующих ЭЦВМ, М., «Советское радио», 1970, с. 133 †1.

2. Патент ФРГ № 1549476 кл. 42 m 37/52, 1973 (прототип) .

695364

Составитель В. Березкин

Тскрсд И. Заболотнова

Редактор И. Коляда

Корректор С. Файн

Тип. Харьк. фил. пред. «Патент»

Заказ 19/27 Изд. № 107 Тираж 731 Подписное

НПО «Поиск» Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5