Вычислительное устройство
О Л И-(""А М-И Е
ИЗОБРЕТЕНИЯ
Союз Соаетскик
Социалистических
Реслублнк
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. саид-ву— (22) Заявлено 01.02.77 (2l ) 2448562/18-24 с присоединением заявки РЙ(23) Приоритет— (51) М. Кл . G 06 F 15/20 Гасудврстввннвй квинтет СССР нв двлвм нзобрвтвннй н вткритнй Опубликовано 05.11.79. Бюллетень М 41 (53) УДК 681.14 (088.8) Дата опубликования описания 10. 11.79 (72) Авторы изобретения С. В. Горбачев, В. Б. Смирнов, В. A. Торгашев и Л. И. Бердников (7l) Заявитель ЛенингРадский инститУт авиационного пРибоРостРоениЯ (54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО Изобретение относится к вычислительной технике и может найти применение при разработке и построении процессоров. Известна вычислительная система, состоящая из вычислительных модулей, модулей оперативной памяти, связь меж5 ду которыми устанавливается внутренним коммутатором (1). Основным недостатком вычислитель.то ной системы является распределение вычислительной нагрузки между отдельными вычислительными модулями в виде отдельных программ или их независимых фрагментов. Поэтому не достигается внутри15 программное распараллеливание на уровне отдельных операторов, которые позволяют сократить время реализации программ. Наиболее близким к данному по технической сущности является устройство, состоящее из процессоров, память образована несколькими модулями. Процессоры работают с модулями памяти через регистр и модификатор адреса(2). Недостатком этого устройства является зависимость работы процессоров от управления, осуществляемого "сверху . Вычислительная производительность может быть повышена, если готовые к обработке операнды сами будут заявлять" освоей готовности к обработке,,т. е. выполнение отдельных операций будет происходить по мере готовности операндов и по их инициативе. Целью данного изобретения является повышение производительности вычислительного устройства. Это достигается тем, что в устройство содержащее М арифметико-логических блоков, М блоков управления, дешифратор типа операции, причем первая группа управляющих входов каждого блока управления подключена к первой группе управляющих входов соответствующего арифмвтиксмлогического блока, введены М блоков ассоциативной памяти, М блоков памяти следования операторов и приемный регистр, входы типа операции и номера 696469 операнда которого соединены с соответствующими выходами М блоков памяти следования операторов, входы операндов приемного регистра соединены с информационными выходами М арифметико-логических блоков, группа входов приемного регистра является первой группой входов устройства, группа выходов типа .операции приемного регистра соединена с группой входов дешифратора типа операпии, выходы которого соединены с управляющими входами операнда, и номера операнда М блоков ассоциативной памяти, выходы операнда и номера операнда приемного регистра соединены с инфор- 15 мационными входами М блоков ассоциативной памяти, выходы номера операнда которых соединены со входами номера on ер аида соответствующих блоков. памяти следования операторов, выходы операн- 2о да и признака готовности М блоков ассоциативной памяти соединены соответственно с информационными входами соответствующих арифметико-логических блоков и входами соответствующих блоков управления, вторая и третья группы управляющих выходов каждого блока управления соединены соответственно са входами приема операндов соответствующего арифметико-логического блока и со входами приема номера операнда соответствующего блока памяти следова ия операторов, четвертая, пятая и шестая группы управляющих выходов каждого блока управления соединены соответственно с входом выдачи операнда соответствующего арифметико-логического блока, управляющим входом соответствующего блока ассоциативной памяти и с управляющим входом соответствующего блока памяти следования операторов, входы загрузки блоков памяти следования операторов являются второй группой входов устройства. Функциональная схема устройства приведена на чертеже. Устройство содержит приемный регистр 1, дешифратор 2 типа операции, блоки 3 ассоциативной памяти, арифметико-логические блоки 4, блоки 5 памяти следования операторов, блоки 6 управления, первая 7 группа входов уст50 ройства, вторая 8 группа входов устройства, разряды 9 типа операции, разряды 10 номера операнда, разряды 11 операнда, разряд 12 признака готовности. Приемный регистр 1 и дешифратор 2 являются общими для вычислительного устройства. Они обеспечивают распределение операндов вместе с их номерами, определяемыми номером использования соответствующей операции, в требуемые блоки 3. Блоки 3 обеспечивают хранение операндов и их выборку по ассоциативным признакам, которыми являются разряды 10. При вводе в блок 3 очередного операнда осуществляется анализ наличия в блоке 3 операнда с таким же номером с целью установления факта наличия в блоке 3 двух операндов, требуемых для выполненния операции. При этом в разряд 1 2 заносится "1". Наличие единиц в разрядах 12 анализируется блоком 6, который при этом инициирует работу соответствующего блока 4. Вычислительное устройство работает следующим образом. При загрузке по группе входов 7 операнды вместе с их номерами распределяются в блоках 3 в зависимости от типа операции. В блоках 3 выявляются факты совпадения. ассоциативных признаков операндов, и при совпадении признаков в разряд 12 заносится 1 . Это свидетельствует о наличии операндов, готовых к выполнению над ними операции. Блок 6 по признаку в разряде 12 находит такие операнды и направляет их для обработки в блок 4. Номер операндов (разряды 10) при этом направляется s блоки 5, где с ним будет сопоставлен вид операции и номер. Причем вид операции указывает для какой операции потребуется в дальнейшем операнд (результат), полученный в блоке 4, а номер соответствует порядковому номеру выполнения этой операции, он в качестве ассоциативного признака будет присвоен результату операции в блоке 4. Выбранные иэ блока 5 тип операции и номер операнда направляются в приемный регистр 1. С другой стороны . в регистр 1 поступает иэ соответствующего блока 4 результат выполнения реализованной операции, который при этом становится операндом для последующих операций с ассоциативным признаком, в качестве которого используется номер операнда. Важно отметить, что все блоки 4 могут работать параллельно и независимо друг от друга. Математическим аппаратом, который может быть успешно использован для получения формального распараллеливания вычислительного процесса на уровне отдельных операторов, является бесскобочная польская обратная запись. 696469 Таким образом введение указанных отличительных признаков позволяет существенно повысить производительность вычислительного устройства за счет распараллеливания вычислительного процесса на уровне операций. Формула изобретения Вычислительное устройство, содержащее M арифметико-логических блоков, М блоков управления, дешифратор типа операции, причем первая группа управляющих выходов каждого блока управления подключена к первой группе управляющих входов соответствующего арифметико-логического блока, о т л и ч а ю щ е ес я тем, что, с целью повышения производительности в него введены М блоков ассоциативной памяти, М блоков памяти следования операторов и приемный р гистр, входы типа операции и номера операнда которого соединены с соответсч 25 вующими выходами М блоков памяти следования операторов, входы операндов приемного регистра соединены с информашюнными выходами М арифметико-логических блоков, группа входов приемного. зю регистра является первой группой входов устройства, группа выходов типа операции приемного. регистра соединена с группой входов дешифратора типа операции, выходы которого соединены с управляющими входами операнда и номера операнда М блоков ассоциативной памяти, выходы операнда и номера операнда приемного регистра соединены с информационнымн входами М блоков ассоциативной памяти, выходы номера операнда которых соединены со входами номера операнда соответствующих блоков памяти следования операторов, выходы операнда и признака готовности М блоков ассоциативной памяти соединены соответственно с информационными входами соответствуюших арифметико-логических блоков и входами соответствующих блоков управления, вторая и третья грулпы управляющих выходов каждого блока управления соединены соответственно со входами приема операндов соответствующегоо ар ифм етико-логического блока и со входами приема номера операнда соответствующего блока памяти следования операторов, четвертая, пятая и шестая группы управляющих выходов блока управления соединены соответственно с входом выдачи операнда соответствующего арифметико-логического блока, управляющим входом соответствующего блока ассоциативной памяти и с управляющим входом соответствующего блока памяти следования операторов, входы загрузки блоков памяти следования операторов являются второй группой входов устройства. Источники информации, принятые во внимание при экспертизе 1."Мультипроцессорные вычислительные системы". Под ред. Я. A. Хетагурова. M., "Энергия", 1972, с. 20. 2. Патент СШA No 3555513, кл. 340-172.5, 1971 (прототип). 696469. СосТаВН тбль Т, Лямзина Редактор С. passe.ТОкред М, Келемеш Корректор A. Гриденко Закяэ 6768/49 Тираж 780 Подписное БНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035у Москва, Ж-35, Раушскяя наб., д. 4/5 Филиал ППП "Патент, г. Ужгород, ул. Проектная, 4
