Частотно-фазовый дискриминатор

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву(22) Заявлено270177 (21) 2447627/18-21 с присоединением заявки ¹(23) ПриоритетОпубликоваио 251179- Бюллетень ¹4 3

Союз Советских

Социалистических

Республик и1.1 Д 9 () 6 Ц 6 (51)M. Кл.

Н 03 К 5/18

Государственный комитет

СССР ио делам изобретений и открытий (53) УДК 6 21 . 3 74 ..3(088 .8) Дата опубликования описания 27.11.79 (72) Авторы

ИЗОбрЕтЕНИя E. И. Усышкин, В. А, Данилин и В. Ш. ЗельДин (71) Заявитель Всессяозный научно-исследовательский кинофотоинститут, (54) ЧАСТОТНΠ— ФАЗОВЫЙ ДИСКРИИИНАТОР

Изобретение относится к импульсной технике.

Известен частотно-фазовый дискриминатор, содержащий генератор эталонной частоты, различающий узел из двух триггеров, на вход одного из которых подключен эталонный генератор, а на вход вторсго — источник ведомой (измеряемой) частоты (от генератора, 10 электропривода и т. и. ), формирующий узел из двух триггеров и сумматора и логические элементы связи между формирующим и различающим узлами, обеспечивающие логическое взаимодействие элементов при работе (1) .

Недостатком дискриминатора является наличие фазовой ошибки при дискриминации.

Наиболее близким по технической сущности к заявленному является дискриминатор, содержащий генератор эталонной частоты выход которого подключен к первому входу делителя частоты, второй вход которого. соединен с выходом логического элемента ИЛИ, а выходы делителя частоты соединены со входами трех логических элементов И, выходы первого и третьего иэ которых соединены с D-входами двух триггеров, 3Q

S-входы которых соединены между собой и подктвочены к выходу логического элемента ИЛИ, а С-вхОды соединены со входной шиной, и фазовый различитель, состоящий из двух различающих триггеров, выход каждого из которых соединен с первы". входом одного из двух логических элементов И и одним входом формирующего JK-триггера, выходы которого соединены со вторыми входами упомянутьы двух логических элементов

И, выходы которых подключены ко вторым входам соответствующих триггеров фазового различителя (2).

Недостатком данного дискриминатора является значительная длительность переходного процесса при изменении режима.

Цель изобретения — уменьшение длительности переходных процессов при изменении режима.

Поставленная цель достигается тем, что в дискриминатор, содержащий генератор эталонной частоты, выход которого подключен к первому. входу делителя частоты, второй вход которого соединен с выходом логического элемента ИЛИ, а выходы делителя частоты сое,инены со входами трех логических элементов И, выходы первого и третьего из которых соединены с D-входами двух

699666 триггеров, S-входы которых соединены между собой и подключены к выходу логического элемента ИЛИ, а С-входы соединены со входной шиной, и фазовый различитель, состоящий из двух различающих триггеров, выход каждого иэ которых,соединен с первым нходом одного из двух логических элементов И и одним входом формирующего .3К-триг-, гера, выходы которого соединены со вторыми входами упомянутых двух логи- 10 ческих элементов И, выходы которых подключены ко вторым входам соответ- ствующих триггеров фазового различителя, внедены два D-триггера, элемент задержки, логический элемент ЗАПРЕТ и последовательно соединенные интегра15 тор и формирующий усилитель, нход которых соединен с одним из выходов фор-. мирующего триггера фазового различителя, вход одного из различающих триггеров подключен к выходу нторого из упомянутых логических элементов И, вход второго различающего триггера соединен с выходом логического элемента

ЗАПРЕТ, один вход которого через элемент задержки соединен со входной ши- 25 ной, а второй вход подключен к инверсному выходу одного из триггеров, прямые выхоцы каждого из триггеров подключены к D-входам D-триггеров, R-вхо ды которых объединены и соединены с 30 выходом логического элемента ИЛИ, причем С-входы D-триггеров соединены с выходом геНератора эталонной частоты, .а их выходы — co входами логического элемента ИЛИ. 35

Структурная электрическая схема описываемого дискриминатора приведена на чертеже.

Дискриминатор содержит генератор 40 эталонной частоты 1, делитель частоты 2, логические элементы И 3,...,7, D-триггеры 8,..., 11, логический элемент ИЛИ 12, различающие D-триггеры

13, 14, формирующий JК-триггер 15, элемент задержки 16, логический эле- 45 мент ЗАПРЕТ 17, интегрирующий усилитель 18, формирующий усилитель 19.

Входной сигнал подается на входную шину 20. Выходной сигнал снимается с выхода 21 . 50

Работу схемы можно пояснить следующим образом. Импульсы эталонной частоты f< частотой в P раз больше заданной частоты синхронизации поступают на делитель частоты 2, вследстние55 чего на логических элементах 3,..., 5, поянляются прямоугольные сигналы частотой Х /р. Сигнал частотой f< /р логического элемента И 4 поступает на вход различающего триггера 13 в качестве 60 эталонного сигнала, а сигнал измеряемой частоты поступает на.вход второго различающего триггера 14 через элемент задержки 16 и логический.элемент ЗАПРЕТА 17.

Рассмотрим работу в режимах сравнения частот и фазовом режиме.

Первый частотный режим.

Предположим, что период в едомой частоты больше эталонной. Вследствие этого сразу после включения или спустя некоторое незначительное время импульсы совпадут на выходе логического элемента И 3. Этот момент (1<) фиксиру ется триггером 9. Триггер 9, переключаясь, подготавливает переключение

D-триггера 11 и одновременно через логический элемент ЗАПРЕТ 17 блокирует поступление импульсов ведомой частоты на вход различающего триггера 14.

Вследствие этого на вход различающего триггера 13 поступают подряд два импульса эталонной частоты. При этом устройство переводится в первый частотный режим (режим фазной фиксации) и на прямом выходе формирующего триггера 15-появляется сигнал логической

1 ill I

После этого происходит перестройка счетчика по логической цепи обратной связи. При приходе ближайшего очередногО импульса эталонной частоты

f < происходит сраоатывание триггера

9. Его выходной сигнал через логический элемент ИЛИ 12 воздействует на установочные входы триггеров 9 и 11 и сбрасывает их н исходное состояние.

Одновременно делитель частоты 2 этим сигналом задерживается в состоянии

qt + 1. Это означает его перестройку на такое количество импульсов частоты f, которое необходимо для того, чтобы прошедший блокированный импульс измеряемой частоты как бы совпадал с состоянием m (m = 3) делителя частоты 2.

После этого и до момента, пока фазорассогласование сравниваемых импульсов не превысит 2 /р, импульсы поочередно поступают на соответствующие входы различающих триггеров 13 и

14, выходное состояние котбрых при .этом не меняется.

Фазовый режим = f< /р.

Переход из первого частотного режима в фазовый режим происходит при увеличении измеряемой частоты f причем для перехода в фазовый ражим необходимо, чтобы на вход различающего триггера 14 поступили подряд два импульса измеряемой частоты f . Этот момент (tz) наступает при фазора=сог.ласовании сравниваемых импульсов, рав ном 2(Г /р. При этом импульс измеряемой частоты f > совпадает с импульсом на выходе логического элемен га И 5, что фиксируется переключением триггера 8. Триггер 8 подготавливает переключение D-zp repa 10, которое происходит при приходе ближайшего бчередного импульса эталонной частоты. В момент переключения делитель частоты

2 через логический элемент ИЛИ 12

699666 переключается в состояние m 1, мичуя состояние m. Вследствие этого на вход различающего триrгера 13 поступления очередного импульса эталонной частоты не произойдет, а на вход различающего триг- 5 гера 14 поступят два импульса подряд, переведя устройство в режим сравнения

Фаз. В этом режиме скважность выходного напряжения пропорциональна фазорассогласованию сравниваемых импульсных сигналов и не превышает 1/р.Данные импульсы поступают на интегратор

18, где преобразуются в треугольные.

Импульсы треугольной Формы преобразуются формирователем 19 в импульсы прямоугольной формы, являющееся выходным сигчалом.

Второй частотный режим fz ) fÄ /р .

Переход ва второй частотйый режим происходит при дальнейшем увеличениИ. измеряемой частоты f >. Этот момент (t ) наступает при фазорассогласовании сравниваемых импульсов, равном

7%/р. При этом происходят переключения, аналогичные описанным. При переходе из первого частотного режима в 25

Фазовый переключаются триггеры 8, 10, происходит перевод делителя частоты

2 в состояние m + 1, минуя состояние

m, вследствие этого блокируется поступление очередного эталонного имйуль30 са и на вход различающего триггера 14 поступают подряд два импульса, переводя устройство во второй:частотный режим, характеризующийся нулевым напряжением на выходе формирующего 35 триггера 15 и„следовательно, на выходе 21.

Переход из второго частотного режима в фазовый происходит при .уменьшении частоты fz. ПРи этом настУпает 40 момент, когда фазорассогласавание импульсов достигнет 2>Т/р и импульс иуда меряемой частоты f z совпадает с вы.ходным напряжением логического эле мента И 3. Произойдут переключения, 45 аналогичные описанным при работе в первом частотном режиме; посредством логического элемента 15 блокируется поступление очередного импульса измеряемой частоты fz и на вход различающего триггера 13 поступят подяд два импульса. эталонной частоты, и этом дискриминатор переведется ,з фазовый режим. Одновременно произойдет сброс делителя частоты 2 в состояние m+1. Переход из фазового ре- 55 жима в первый частотный произойдет при дальнейшем уменьшении частоты f, При фаз арассогласовании сравниваемых ю пульсов, равном 2X/р, произойдет совпадение импульса f < c выходным им- $0 пульсом логического элемента И 3 и далее произойдут вышеописанные переключения.

Формула изобретения

Частотно-фазовый дискриминатор, содержащий генератор эталонной частоты, выход которого подключен к первому входу, делителя частоты, второй вход которого соединен с выходом логического элемента ИЛИ, а выходы делителя частоты соединены со входами трех логических элементов И, выходы первого и третьего из которых соединены с

D-входами двух триггеров, S-входы которых соединены между собой и подключены к выходу логического элемента ИЛИ, а С-входы соединены с входной шиной, и фазовый различитель, состоящий из двух различающих триггеров, выход каждого из которых соединен с первым входом одного из двух логических элементов И и одним входом

Формирующего JK. — Tðèããåðà, выходы которого соединены CG вторыми входами упомянутых двух логических элементов

И, выходы которых подключены ко вторым входам соответствующих триггеров Фазового различителя, о т л и ч а ю шийся тем, что, с целью уменьшения длительности переходных процессов при измерении режима работы, в него введены два D-триггера, элемент задержки, логический элемент ЗАПРЕТ и последовательно соединенные интегратор и Формирующий усилитель, вход которых соединен с одним из вйходов формирующего триггера фазового различителя, вх д одного из различающих триггеров подключен к выходу второго из упомянутых логических элементов И, вход вторбго различающего триггера соединен с вы" ходом логического элемента ЗАПРЕТ, один вход которого через элемент задержки соединен со входной шиной, а второй вход подключен к инверсному, выходу одного из триггеров, прямые выходы каждого из триггеров подклочены к

О -входам 0-триггеров, В-входы которых объединены и соединены с выходом лсгического элемента ИЛИ, причем С-входы D-триггеров соединены с вьходо>м генератора эталонной частоты, à ик выходы — co входами логического элемента ИЛИ.

Источники информации, принятые во внимание при экспертизе

1 Авторское свидет льствл CCCP

Р 379049, кл. н 03 К 9/06, 301070, 2. Патент США Р 3857103, кл. 328-133, 24.12.72, Составитель В . Егорова

Редактор Д. Мепуришвили Техред М- Петко, КорректоР Г. Решетник

Заказ 7243/60 Тираж 10б0 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент г. Ужгород, ул. Проектная, 4