Процессорный модуль

 

и

ОПИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советсних

Социалистических

Респубпии (ii 700863

+ г

l (61) jl,oïîëíèòåëüíoo к авт. свид-ву (22}Заявлено 04.05.78 (21) ?609936/18-24 с присоединением заявки %в (51) М. Кл.

G 06 F 7/00

Ркударетвенньй комитет (23) Приоритет ао денам изобретений и втхритий

Опубликовано 30.11.79 Бюллетень,% 44

Дата опубликования описания 30.11.79 (53) УДК 681.327 (088.8) (72) Авторы изобретения

Б. В, Винников, И. Л. Кафтанников и Г. А. Никитин

Челябинский политехнический институт имени

Ленинского комсомола (71) Заявитель (54} ПРОЦЕССОРНЫЙ МОДУЛЬ

Изобретение относится к вычислительной технике и может быть использовано при построении ассоциативных процессоров.

Известен процессорный модуль, содержаший триггеры, элементы И, ИЛИ (1). Недостатком

его является низкое быстродействие.

Наиболее близкое к изобретению техническое решение — процессорный модуль, содержащий две группы ячеек памяти, входы разреше10 ния записи которых соединены с выходом первого элемента И, входы разрешения считывания ячеек памяти соединены с выходом второго элемента И, первые входы первого и второго элементов И являются первым и вторым входами модуля, а вторые входы соединены с первым прямым выходом сумматора, второй прямой и инверсный выходы которого соединены с входами триггера, выходы которого подключены к первому и второму входам сумматора, третий и четвертый входы которого подключены к выходам ячеек памяти соответственно пер вой и второй групп. Мочуль содержит кроме того ячейки памяти записи результата 12), Недостаток модуля состоит в низком быстродействии.

Цель изобретения — повышение быстродействия модуля.

Цель достигается тем. что предлагаемый модуль содержит третий элемент И, первый вход которого является третьим входом модуля, второй вход соединен с первым инверсным выходом сумматора, а выход подключен к входу разрешения записи инверсного кода каждой ячейки памяти.

На чертеже показан предлагаемый модуль.

Модуль содержит ячейки 1 памяти, элементы И 2, сумматор 3, триггер 4.

Модуль работает следуюшим образом.

В первую и вторую группы ячеек памяти записываются соответственно первый и второй операнды. При выполнении команды опрос— запись и подаче на входы опроса разрядов операндов, а на входы записи сигнала $ь = 1, на прямом выходе сумматора формируется сигнал, равный результату суммирования разрядов и содержимого триггера, а на выходе третьего элемента И появляется его инверсия.

3 700863

Единичный сигнал на прямом выходе сумматора позволяет записать единичный результат суммирования, а сигнал на инверсном выходе нулевой результат суммирования.

Таким образом, результат одноразрядной операции может быть записан без предварительной обработки, а следовательно, быстродействие предлагаемого модуля выше известных.

Формула изобретения

Процессорный модуль, содержащий две группы ячеек памяти, входы разрешения записи . которых соединены с выходом первого элемен- 1S та И, входы разрешения считывания ячеек памяти первой и второй групп соединены с выходом второго элемента И, первые входы первого и второго элементов И являются соответственно первым и вторым входами модуля, а вторые о входы соединены с первым прямым выходом

4 сумматора, второй прямой и инверсный выходы которого соединены с входами триггера, выходы которого подключены к первому и второму входам сумматора, третий и четвертый входы которого подключены к выходам ячеек памяти соответственно первой и второй групп, о т л ич а ю шийся тем, что, с целью повышения быстродействия, он содержит третий элемент И, первый вход которого является третьим входом модуля, второй вход соединен с первым инверсным выходом сумматора, а выход подключен к входу разрешения записи инверсного кода каждой ячейки памяти.

Исто жики информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР N 479114, кл. 6 06 F 7/38, 1972.

2, Медведев И. Л., Прантишвили И. В,, Чудин А. А. Многопроцессорные вычислительные системы с перестраиваемой структурой, М. ИЛУ, 1975, с. 42, 43 (прототип) .