Дискретный интегратор

 

(72) Авторы иэобретения

Н. E. Болгов, С. l1. Лутов, А. А. Снегур, Ю. К. цыганков и Р, Б. Чернобай

Ордена Ленина институт кибернетики Академии наук

Украинской ССР (7!) Заявитель (54) ДИСКРЕТНЫЙ ИНТЕГРАТОР

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в адаптивнйх сис1емах управления и специализированных вычислительных машинах.

При решении разностных уравнений и реализации алгоритмов экстремального управления используются накапливающие схемы для выполнения операции сумми

pîâàíHÿ, усреднения, автоматического ступенчатого изменения параметров.

Известно экспоненциальное сглаживающее устройство, используемое для ступенчатого изменения параметров при регистрации переменных в логарифмическом масштабе, состоящее из двух интеграторов, используемых как аналоговые элементы памяти, резисторов и ключей, в котором выход первого интегратора соединен со входом второго, а выход второго через делитель соединен со входом первого, при этом задержанный выходной сигнал с определенным весом сумми2 руется на пеовом интегратОре с входным сигналом (l)., Недостатком указанного устройства являетс" то, что второй интенгратор пассивен, так как употребляются только для

5 перезаписи сигнала с первого интегратора и его задержки.

Известно также интегрирующее устройство, которое осуществляет последовательное суммирование входных и выход-. ных сигналов через равные интервалы времени. Оно содержит два аналоговых запоминающих устройства, компаратор, перекидные ключи на входах и выходах

АЗУ (21 °

Недостатком данного устройства является большая сложность, так как каждое аналоговое запоминающее устройство представляет собой усилитель с резисторами, ключом, выпрямителем и запоминающим элементом на магнитном сердечнике.

Наиболее близким к изобретению яв.ляется устройство, содержащее запоми705468

1= >2,3, з нающие блоки,, каждый из которых выполнен на операционном усилителе, ко входу которого подключены запоминающий элемент и один вывод резистора обратной связи, а выходы запоминающих блоков через первый переключатель и переменный масштабный резистор соеди неньт со входом интегратора, второй пе« реключатель, включенный на выходе интегратора, и датчик временных интервалов, соединенный с управляющими входами переключателей.

Недостатком прототипа является его сложность и недостаточная точность, так как из-эа того, что запоминающие блоки инвертируют знак, для обеспечени функционирования устройства необходим третий усилитель.

Uenb изобретения — повышение точ ности и упрощение устройства.

Поставленная цель достигается тем, что дискретный интегратор содержит дополнительный переменный масштабный резистор, а в каждый запоминаьщий блок введен ключ, переключающий контакт которого соединен с выходом операционного усилителя, замыкающий и .размыкающий контакты ключа первого запоминающего блока соединены соответственно с запоминающим элементом и другим выводом резистора обратной связи операционного усилителя этого блока, а замыкающий и размыкающий контакт ключа второго запоминающего блока соединены соответственно с другим выводом резистора обратной связи и с запоминающим элементом второго запоминающего блока, при этом размыкающий контакт ключа первого запоминающего блока и замыкающий контакт ключа второго запоминающего блока подключены к выводам дополнительного переменного масштабного резистора и ко входам второго переключателя.

На чертеже представлена схема предлагаемого дискретного интегратора. Он содержит: запоминающий блок 1, запоминающий блок 2, переменный масштабный резистор 3, первый переключатель 4, дополнительный переменный масштабный резистор 5 второй переключатель 6. Запоминающий блок 1 состоит из операционного усилителя 7 с резистором 8 об. ратной связи, запоминающего элемента

9 и клю-а 10. Запоминающий блок 2 состоит иэ операционного усилителя 11 с резистором 12 обратной связи, запо1уинающего элемента 13 и ключа 14.

Датчик временных интервалов 15 управляет ключами.

Дискретный интегратор — фильтр реализует алгоритм.

ВЫХ 1 1 ВХМ " ВЩ 1

10" где О ц1 И„) - выходное напряжение в момент отсчета 1 1 ., вх i — входное напряжение в момент t„0>><< 8 „-T ) — выходное напряжение

15 в предыдущий огсчет (41-Т) 1 — интервал квантования;

К1 — коэффициент передачи входного сигнала;

К вЂ” коэффициент передачи выходног о сигнала.

В исходном состоянии переключатель

4 и ключ 14 находятся в нижнем положении, переключатель 6 и ключ 10 - в

25 верхнем положении. Выходной сигнал считывается с усилителя 7 запоминающего блока 1. Входной сигнал подается через резистор 3 и переключатель 4 на вход усилителя 11 запоминающего блока

2. При этом он умножается на коэффициент К, подбираемый с помощью переменного резистора 3 и резистора 12 и удовлетворяющий равенству Кл = R<>(R

Обратная связь усилителя 11 разорвана и с резистора 12 íà =го вход подается

35 выходной сигнал с запоминающего блока

1 через переменный резистор 5, определяющий совместно с резистором 12 коэффициента передачи выходного сигнала

1 я=1 ю !(3„ +9 . Усилитель 11 находится в режиме слежения. На его выходе образуется напряжение ошибки, величина и знак которого определяются входными сигналами. Это напряжение через ключ

14 подается на вход запоминающего элемента 13. В контуре записи обеспечивается отрицательная обратная связь. Под действием управляющего напряжения за50 поминающий элемент 13 отрабатывает

- эту ошибку, в результате чего уравниваются токи во входной цепи усилителя 11.

В следующем такте в режим слежения (записи) переводится запоминающий блок

1, а в режим считывания — запоминающий блок 2. Переключатель 4 и ключ 14 переводятся в верхнее положение, а переключатель 6 и ключ 10 — нижнее. За705468 6 писанный сигнал считывается через ггереключатель 6 с выхода усилителя 11.

Входной сигнал поступает через резистор 3 с весом К4 = Re/P и переключатель 4 на вход усилителя 7. Обратная связь, осуществляемая через резистор 8 — разорвана. Выходной сигнал с запомина.- щего блока 2 с весом К =К /

IRg t Rк через переменный резистор 5 и резистор 8 также подается на вход усилителя 7. Суммарное напряжение с выхода усилителя 7 подается H& вход запоминающего элемента 9, отрабатывающего этот сигнал.

После следующего срабатывания всех контактов весь .,икл повторяется. Если сопротивление переменного резистора 5 равно нулю, то коэффициент передачи выходного сигнала К„=К„ (й,д+1 )=К8

l Ж + = дЯ g (kô и устройство работае1" ..Зо в режиме дискретного интегрирования.

На выходе при этом имеем:

1 щ, (1)=K„K-u«(t, -nt ) вк

Благодаря тому, что в предлагаемом устройстве резисторы 8 и 1 2 используются в режиме записи выходного сигнала K&K входные, а в режиме считывания записанных сигналов — как резисторы об- Зр ратной связи, достигается автоматическая установка коэффициентов передачи сигналов мелду запоминающими блоками

1 и 2, равных единице.

Постоянная времени интегрирования зависит от коэффициента передачи входного сигнала К 4 и интервала квантования Т и равна T> = К. Т.

При использовании устройства в адаптивных системах, когда объект нестацио- 40 .нарек, не имеет смысла брать результаты опытов с одинаковым .весом, так как ценность старой информации значительно ниже новой, потому что старые данные могут не соответствовать Дейст- 45 вительности. В этих случаях необходим алгоритм "забывающий" старые значения.

Напрймер, в алгоритме с экспоненциальной памятью слагаемые, входящие в суМму, берутся с весом, экспоненциально убы- 50 вающим по мере удаления от момента .

Аналогична этому алгоритму и формула рекуррентного уравнения экспоненци- " ального сглаживания первого порядка, При К4=сСИК =4 — p(предлагаемый дис- 55 кретный интегратор реализует алгоритмы экспоненциального сглаживания:

UBbiê(t1) = ("в„(41 U- (usblx(41-т) где С(, — коэффициент сглаживания.

Так как запоминающие элементы 9 и °

13 в режиме записи компенсируют входные сигналы, на выходе усилителей 7 и

11 в режиме считывания образуются после инвертирования выходные сигналы той же полярности, что и входные., Поэтому предлагаемое устройство в третьем инвертирующем усилителе не нуждается.

Предлагаемый дискретный интегратор обладает рядом преимуществ по сравнению с устройством для скользящего усреднения переменного параметра. Благодаря наличию ключей на выходах каждого из усилителей запоминающих блоков и связи между ними через переменный резистор удалось При использовании уст ройства в режиме интегрирования (сопротивление резистора 5 равно нулю) автоматически получать коэффициенты передачи между этими блоками, равные единице. Это также облегчает использование устройства и в режиме сглаживания, так как требует меньшего числа настроек. Предлагаемое устройство обла— цает теми же функциональными воэможностями, что и прототип, однако содержит на 1 усилитель и на 3 резистора меньше.

Формула изобретения дискретный интегратор, содержащий запоминающие блоки, каждый иэ которых выполнен на операционном усилителе, ко входу которого подключены запоминаю-. щий элемент и один вывод резистора обратной связи, входы запоминающих блоков через первый переключатель и переменный масштабный резистор соединены со входом интенгратора, второй переключатель, включенный на выходе интегратора и датчик временных интервалов, соединенный с управляющими входами переключателей, отличающийся тем, что, с целью повышения точности и упрощения устройства, он содержит дополнительный переменный масштабный резистор, а в каждый запоминающий блок введен ключ, переключающий контакт которого соединен с выходом операционного усилителя, замыкающий и размыкающий контакты ключа первого запоминающего блока соединены соответственно с запоминающим элементом и другим выводом резистора обратной связи операцион,7 705468 ного усилителя этого блока, а эамыкаю- Источники информации, "щий и размыкающий контакты ключа вто - принятые во внимание при экспертизе о рого запоминающего блока соединены соо ответственно с другиМ выводом резисто- 1. Кори Г., Кори Т. Зпектронные ра обратной связи и с запоминающим 5 аналоговые и аналого-цифровые вычислиелементом второго запоминающего блока, . тельные машины -Мир, М., 1968, с. 1О4, при етом размыкающий контакт ключа первого запоминающего блока и эамыка- 2. Авторское свидетельство СССР ющий контакт ключа второго запоминак Ж 271126, кл. G 06 G 7/18, 1968. щего блока подключены к выводам допол- о 3. Авторское свидетельство СССР нительного переменного масштабного ре- l4 265574, кл. i3 06 G 7/12,. 1968 зистора и ко входам второго переключат .ля. (прототип).

Составитель С. Белан

Редактор Ц, Мепуришвили Техред Л, Алферова Корректор M. нигула

Заказ 8033/53 ° Тираж 780 Подписное

11НИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул . Проектная, 4