Микропроцессор

 

(»i717772

Союз Советских

Социалистических республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свнд-ву(22) Заявлено 01,06.77 (21) 2490420/18-24 (51)М. Кл.

G 06 F 15/00 с присоединением заявки М умротвеинмй комитет

СССР вв делам изобретений и открытий (23)ПрнорнтетОпубликовано 25.02.80. Бюллетень М7 (53) УДК681.14 (088.8 ) Дата опубликования описания 28.02,80 (72) Автори изобретения

Р. М. Асцат (71) Заявитель (54 ) NMKPOHPOUECCOP

Предлагаемое устройство относится к области вычислительной техники и цифровой автоматики. Оно может использоваться в электронно-вычислительной машине (ЭВМ), вычислительных устройствах и приборах цифровой автоматики для цифровой обработки данных.

Известно устройство, выполненное s виде модуля и обеспечивающее алгебраическое сложение при помощи вычитателей и схем параллельной выработки сигналов заема, а также логическую обработку операндов. Недостатками устройства являются низка производительность, отсутствие средств управления, обеспечивающих ав-тономность процессов обработки, а также нерегулярность структуры, что затрудня ет использование при его реализации боль ших интегральных схем 13.

Известно также устройство, выполнен.ное на одном полупроводниковом кристалле, имеющее сумматор и средства уп- равления и обеспечивающее автономное алгебраическое сложение и логическую обрвботку операндов при помощи аппаратурных средств (2). Недостатками устройства являются низкая производительность, сложная схема управления операциями; в особенности умножением и делением.

Наиболее близким техническим решени» ем к данному предложению является микропроцессор, содержащий регистр первого операнда, регистр второго операнда, мультиплексор, демультиплексор, память процессора, управляющую память, регистр результата, причем первый и второй входы регистров первого операнре соединены со- ответственно с источниками первого опе- ранда и сигнала начала операции; первый и второй входы регистра второго операнда соединены соответственно с источниками второго операнда и сигнала начала операции; первый и второй входы мультиплексора соединены соответственно с выходом регистра второго операнда и с выходом памяти процессора;. вход управляю» шей памяти соединен с источником кодов операций; первый вход регистра результа3 717772 4 та соединен с первым выходом демульти- второй информационные входы которой подплексора, а первый выход этого "регйсФра "" клвчены" coответЖвенно к вых дам реги ции. Таким микропроцессор обеспечивает: первый, второй, третий и четвертый выхо выполнение алгебраического сложения и .g ды матрицы узлов поразрядной обработки

1 леййе ойбфвндов" йрй- " помощи программйых" татора результата и входу Матрицы однои микропрограммных средств (3). разрядных сумматоров, выход которой под

Операнды A и В поступают на регист-, о ключен к йятому входу коммутатора pepbl первого и второго, операйдов, прием: зультата, четвертый вход которого под опэрвйдов пройэводится по сигналу" иэ цент ключен к первому выходу селектора арифрального устройства управления. Далее метико- логических операций, выход комму;

1-й операнд подается на 1-й вход сумма- татора результата "подключен к первому тора, а второй операнд через мультиплек- входу демультиплексора, второй вход де-, "сор подается на второй вход сумматора, — мультиплекоора-подключен к третьему вы где Йроизвод)вся короткие onepaIlaa TaiNe ходу селектора арифметико-логических квк сложение, вычитание, конъюнкцйя, опервций, второй" выход демультиплексора

° 1 Ф, Э

"дизъййсцЮ, отрйцанйе; сложеййе йо" мо= "" подключен к первому входу памяти пр цес- лю 2. Результат поступает в нвквпливв- Ф сора, второй вхЬд пвь{иги npoaeccîðé под ющйй регистр и далее через демультиплэк- ключен""к четвертому выходу селек ра " cop" йоступает в регистр результата.. арифметико- логических операций, третий

Сдвиг результата производится сдвига- i четвертый входы мультиплексора подтелем. Передача результата на дальйей-, ключены к первому выходу селек ра ар фtuylo обработку пройэводится с регистра „метико -логических операций и выходу бло резуйьгетв "по сигналу центрального уст- ха формирования псевдоопервндов соответ ройства унрввления, который поступает ственно; вход селектора врифметико-norsна управляющую память. При- вьЖй нении ческих операций подключен к выходу упй б вййзвцйи опера; рввляющей памяти, пятый выход селектора коротких операций лок оргвйиз ций работает как дешифратор микр ф о микрокомвнд о врифметЫко-погических операций подключен "и выполнении длинных операций он рабо- ко входу формирователя длительности опетает в более сложном режиме, когда под- раций, выход которого соединен со вторым ключается счетчик"шклов и-регистр нако - входом регистра результата,второй выход питель, который накапливве апливвет сумму частич" -регистра реэульгата является выходом сиг ных произведени . прав и Управление сдвигате- нала конца операции микропроцессора, втолем, демультиплекжм, регис р регистром накопи- рой выход селектора арифметико г втором и ких операций -йодключен к шестому входу теля, памятью процесса, сумматором и

"" м льтиплексором осуществляется блоком коммутатора результата.

На фиг. 1 представлена структурная опе вций.

Недос а у тр " " тся — схема быстродействующего микропроцессо

Недостатками устройства являю от " пре?Йагаемого в качестве иэобретеф 2 - стр ктурнвя схема матри

as оиэводительность, Ра ей памяти, cnosc-, ния; на иг. большой обьем упрввляющ опе вциями, особен- цы узлов поразрядно о р

Ы о6 6о иями типа множения дов; на г. - у и и делейия, относительно невысокая регу- устро ства пораэр фиг. 4 - упрощенная структурная схема ля -ноСть структуры. ля т- селектора арифметико-логических операЦелью настоящего изобретения являетпро- ций; на фиг. 5 - функцйональная схема уэся повышение быстродействия микропроссо еньшение обьема оборудования, 6 ения ла коммутайии" результатов двуместных о ости ст ктуры.. логических операций; на фиг. 6 - функцик п цессо дополнительно содержит фиг. -у ф - фо мирователя Мтительности операции на коммутатор р у то ез льтвта, селектор врифме- р, фо . фиг 8 - схема расположения битов пер55 х one аций, формирова- .. с

I тель длительности операций, блок форми- пр вого "операнда йри е я псевдооперандов, матрицу onnopaa-. ra. с, - . Nmponpogeccop содержит, регистр 1 с мато в, матрицу узлов порвэпе вого операнда, регистр 2 второго оце-. рядной обработки операндов, первый и ° перво

72 6 торого снижения однородности матрицу 5 можно значительно упростить. Поскольку все элементы матрицы нужны только при длинных операциях (умножении и делении), кргда матрица служит формирователем частичных произведений (сдвинутых кодов делителя) и каждый ее элемент выполняет роль одноразрядного умножителя, то есть конъюнктора, то можно по схеме на фиг.3 строить только те элементы матрицы 5, которые расположены на главной. диагонв ли. матрицы (нв фиг. 2. эти узлы выделены жирной обводкой), а в качестве остальных элементов матрицы испольэовать обыкновенные KoabfoHKTopbI (см. фиг. 2). В дальнейшем описании будем ориентировать ся именно на такую структуру матрйцы, состоящей из полных элементов на главной диагонали и из вырожденнь|х элементов (конъюнкторов) на остальных позицию ях. Выходы полных элементов 11, 22, 33 и 44 (см. фиг. 2 и 3 образуют первый групповой выход матрицы 5, который поступает на первый групповой вход коммутатора результата 7 (см. фиг. 1). Выс

Р ходы полных элементов 11, 22, 33

44 образуют второй групповой выход матрицы 5, который поступает нв второй групповой вход коммутатора результата 7. Вы/;, I / ходы полных элементов 11, 22, 33 и

/ 1

44 образуют третий групповой выход матрицы 5, который поступает на третий групповой вход формирователя результата 7.

На пятый вход коммутатора 7 поступает управляющий сигнал от селектора арифметико-логических операций 8. Управляющая схема селектора представлена на фиг. 4.

Она .состоит из регистра микрокоманд !

1 и дешифратора операций 2 (НО„ц, и

ЭС, „соответственно). Дешифратор 2 обеспечивает 16 выходов с двоичными номерами от 0000 до 1111, двенадцать из которых от 0001 до 1100 являются ко дамы операций из ранее принятого списка операций (коды 0000, 1101, 1110 и

1111 являются резервными). Пусть номера операций р списке будут их кодами опе раций. Гаким образом, кодами операций конъюнкции, дизъюнкции и сложения по модулю два будут соответственно 0101, 0110, 1000. На фиг. 5 представлен узел коммутации результатов двухместных логических функций, являющийся частью коммутатора результатов 7. Нв двенадцать его входов поступают выходы с полых

УПО сгруппированные по операциям: 44, I /I

33, 22, 11, (конъюнкция): 44, 33

22, 11", (диэъюнкция): 44, 33, 22

5 7177

I ранда, мультиплексор 3, блок формирвания псевдооперандв 4, матрицы 5 узлов поразрядной обработки операндов, матрицу 6 одноразрядных двоичных сумматоров, коммутатор результата 7, селектор арифметико-логических операций 8, формирователь длительности операций 9, демуль. типлексор 10, память процессора 11, управляющая память 12, регистр результата

13, 14-;26» связи управляющих сигналов.1О

Пусть для определенности микропроцессор должен производить 12 операпнй as следующего списка (в случае необходимости список может быть либо расширен,. либо уменьшен):

1 ) сложение алгебраическое;

2) вычитание с учетом знака операндов;

3) умножение;

4) деление;

5) конъюнкция (пораздельнвя); б) дизъюнкция (пораздельная);

7) отрицание (порвздельное ) битов первого операнда; с

8) сложение по модулю два;

9) сдвиг вправо на 3 разряд перво о операнда;

10) сдвиг вправо на 2 разряда перво« го операнда;

11) сдвиг влево на 1 разряд первого операнда;

12) передача первого операнда без сдвига.

Первый операнд обозначим буквой A„

35 а второй - буквой В. Кроме того, для определенности описания схем, примем длину операндов равной четырем битам (на практике длина операндов бывает 2, 4, 8, 16 битов в зависимости от степени ин- 40 теграции, что в свою очередь зависит от типа технологии, уровня развития прийятого типа технологии и от размеров кристалла). Операнды по сигналу иэ централь ного устройства управления, приходящие по входу 20, поступают из регистров 1 и 2 на матрицу 5 (операнд В проходит нв матрицу 5 через мультиплексор 3).

Структура матрицы 5 показана нв фиг. 2.

В общем случае эта матрица состоит из .г одинаковых элементов - узел пораэрядной обработки (УПО операндов, каждый из которых может обеспечить все три ло гические операции: конъюнкцию, дизъюнкцию и сложение по модулю двв. Функциональ >> нвя схема одного элемента матрицы 5 приI веденв на фиг. 3. В этом случае матрица

5 получается полностью однородной, но избыточной по оборудованию. Зо счет неко1

7 717772

11 (спожение по модулю два). При пода;, разрядной обработки 5. В операции учвстче селектора врифметико-погиче жих опе- вуют ace элементы матрицы 5 - квк полраций 8 одного из кодов: 0101, 0110, ные, твк и вырожденные (конъюнкторы), 1000 - на первый вход демультиплексо- так квк матрица 5 в данном случае являра 10 (см. фиг. 1) йоступит результат .5 ется формирователем частных проиэведепорвэрядной койъюнкции, ипи диэъюнкции, ний. Частичные произведения поступают ипи сложения по модулю двв соответствен на четвертый выход матрицы 5 и далевно. Далее результата поступает на выход- на вход матрицы одноразрядных сумматоной регистр 13. -. - Ров 6. В результате суммирования частичРассмотрим порядок выполнении влгеб Ю ных произведений на выходе матрицы 6 рвического сложения. Начальная фаза вы- формируется полное произведение которое: попненйя совпадает с соответствующей фа- " поступает Нв четвертый вход коммутато зой выйопнеиия двухместных логических pa 7. Далее,под воздействием упрввляюопераций. В ней участвуют регистры 1 и щего сигнала, поступающего, на пятый вход

2, мультиплексор. 3, обеспечивающий пере- )5 коммутатора 7, со второго выхода сепек- . дачу второго операнда.из регистра 2 на - тора 8 произведение пропускается на дематрииу 5, и полные элементы матрицы мультиплексор 10 и выходной регистр 13.

5. Управляющий сигйал, поступающий по В реализации всех этих операций участ связи 16 со второго выхода селектора 8 вует блок формирования псевдоопервнда на пятый вход коммутатора 7, обеспечи- >0 4. При въшолнении отрицания блок 4 выра

l/I Р// 1 / ввет подачу полусуммы 44, ЗЗ, 22, батывает псевдоопервнд, состоящий из од11" и полупереносов 44, ЗЗ, 22, 11 них единиц 1111, который прн помощи и ёходного переноса Р „на формирователь, мультиплексора 3 и селектора 8 подаетса суммы, являющийся частью коммутатора .,:.:. нв матрицу 5 вместо второго операнда. результата 7. Функциональная схема фор-. Матрица 5 настраивается при помощи семирователа суммы представлена на фиг. 6.: лектора 8 на выполнение сложения по мо-

При подаче селектора кодов 0001 и 0010 дулю два. В Результате сложения по мо(ПОРаДОК ВЫПОПНЕНИЯ ВЬЯИтаййа ЮЛЙОстЫО" ДУЛЮ Дза ПЕРВОГО ОПЕРВНДа А-а40 и а1, аналогичен порядку выполнении сйоженйя: " и псевдоопервнда 1111 осуществляется отличие звключаетса только,в допойни- "".:- З0 поразрядное отрицание первого операнда . тельной Hpootl pettèè бращенйя ф оРоГо - -: g 4. операнда, которая выполняется мул ь иплек 1 1 1 сором 3 под воздействием управпайщего.:.,: a О О с 4 сигнала с селектора 8, про»йй@щй о ппо . Что и требовалось получить.. связи 18, по связи 16 (см. фиг. 1 и 6) Реализация операций сдвига произво55 цолусуммы, полупереносы и входной пере" дится при помощи узлов, обеспечивающих нос поступают нв формирователь суммы : умножение, и блока формирователя псевсостоащий из четырех полусумаФоРов и че» доопервндов 4, который вырабатывает спе» тырех дизъюнкторов. На выходе формиро- . дующие псевдоопервнды:

30 ватела образуется четырехразраднаа сум» а) 0001 - для сдвига операнда А впрама 6„gz б .; и выходной перенос, .Р,,ко во на два разряда; торые поступают tepee общий выход ком- . б) 0010 - дпя сдвига операнда А мутатора 7 на первый вход демультиплек . вправо на один разряд; сора и далее на выходной регистр 13. в). 0100 -.дла передачи. операнда А рассмотрим порядок выполнения умно 4 беэ сдвига;

45 жения. Деление вйполняетса в значйтель. г) 1000 - дла .сдвига операнда А ной степени вмвйогичй0 по мьтодике Рвэ-; влево на один разряд. работанной и описанной в атв. св. СССР Действительно, если усповитъса выдв

И 129390, кл. 42, 14 . Июпл. изобр- вать короткий (четырехраэрядный) реэупьhli 12, 1960 (см. Карцев М. А. УстРой тат по средним цепям восьмиразрядного ство для умножениями..В умножейии участ-,:выхода коммутатора - формироватепа 7 вуют (см. фиг. 1): регистры 1 и 2, муль1 Q6, Ц5, Ц4, ЦЗ, то появление такого ре типлексор 3, матрицы 5, матрица 6, ком- :зуйьтатв, например: мутатор 7, селектор 8. РезуйЪтат переда в цепйс Ц7, Ц6, QG, Ц4, будет вос

eics на выход через демультиплексор 10 йринимвтьса квк сдвиг слова влево на .

55 и выходной регистр 13. Умножение осу один разращ ществпается матричным методом. Оэмно - a цепах Ц5, Ц4, ЦЗ, Ц2 - квк сдвиг жители поступают на матриц узлов по- вправо на один Разряд (см. фиг. 8).

10 бо слово 100 (если читать слово на схеме сверху вниз). Далее на схему подаются сдвигающие импульсы. Из схемы видно, что на выходе триггера > (связь

l4) появится сигнал конца операции (СКО), отстоящий во времени от сигнала начала операции (CH0) на величину длительности короткой или .длинной операции соответственно. Этот сигнал поступает на второй вход регистра результата 13 для выдачи результата операции на внешний приемник информации. Затем СКО со второго выхода регистра 13 поступает нв внешний приемник уже как осведомленный сигнал о готовности микропроцессора вы» поющять следующую операцию.

Предлагаемое изобретение обеспечивает уменьшение объема управляющей памяти, упрощение схемы управления операциями, повышение однородности структуры и повышение быстродействия микропроцессора.

Объем управляющей памяти 12 умень шается зв счет того, что умножение и деление, вследствие их вппвратурной реализации, переходят из разряда мвкроопервций в разряд микроопераций.

Упрощение схемы управления операциями обеспечивается также зв счет того, что умножение и деление становятся мнкроопервциями: во-первых, в блоке организации операций отпадает необходимость, по меньшей мере, в схеме анализа счетчика, Во-вторых, полностью отпадает необходимость в счетчике циклов. В результате вместо громоздкой схемы управления операциями в предлагаемом устройстве используется простой селектор врифметико-логических операций 8 (фиг. 4).

Повышение регулярности структуры произошло потому, что основными узлами предлагаемого устройства являются мвтри цв узлов подразрядной обработки операндов 5 и матрица одноразрядных двоичнъас сумматоров 6, которые вследствие мвтрич ного принципа их работы имеют полностью однородную структуру (фиг. 1, 2). Кроме того, матричная структура устраняет мно гократность работы микропроцессора при обработке длинных операций, что повышает быстродействие микропроцессора и упрощает согласование временной диаграммы работы микропроцессора с временной диаграммой работы сопрягаемых устройств.

Повышение производительности в принципе. также шляется следствием того, что макроопервции умножения и деления переведены в разряд микроопервций. Получаемый положительный эффект возникв40

9 7177

Не трудно видеть, что перемножение слова на один из псевдооперандов 0001, 0010, 1000 обеспечивает его сдвиг соответственно вправо на два разряда, впра-. во на один разряд и влево на один разряд. Естественно, что при обычном умножении восьмиразрядное произведение должно восприниматься как единое слово, идущее без сдвига, что легко селектируется кодом операции.

Считывание информации с регистра результата 13 любой операции производится при помощи специального управляющего сигнала конца операции (СКО), который поступает на второй вход регистра 13 с выхода формирователя длительности опера- ции 9 (см. фиг. 1). Упрощенная функциональная схема формирователя 9 приведена на фиг. 7. Схема составлена, исходя из следующих начальных положений:

a) Все операции разбиты на две группы в соответствии с их длительностьюкороткие (сложение,,вычитание, конъюнкция, дизъюнкция, отрицание, сложение по модулю два) и длинные (умножение, деле- 5 г ние, сдвиг вправо на двв разряда, сдвиг вправо на три разряда, передача без сдвига, сдвиг влево на один разряд).

Отметим, что в принципе таких групп может быть и больше: можно, например, подразделить первую группу на две,в одну иэ которых войдут самые короткие операции, а именно двухместные логические операции, а в другую - операции средней длительности (сложение и вычитание) ит.п. З5

6) Длительность длинной операции равна удвоенной длительности короткой операции (что примерно соответствует действительности). в) Имеется некоторый (внешний нли внутренний) генератор синхроимлульсов с

-периодом, равным длительности коротких операций.

Основу схемы составляет двигающий трехраэрядный регистр. На его вход из

45 селектора 8 поступвет сигнал начала опе- рации (СНО) по связи 23. Этот сигнал переходит либо на первый триггер Т4,либо на второй триггер Т в зависимости от

$0 того, какой код опервцйи поступил из .селектора 8. Коды коротких операций (0001, 0010, 0101, 0110, 0111, 1000) прихо-(дят по связи 24 и открывают конъюнктор на входе 32, а коды длинных операций (0011, 0100, 1001, 1011, 1100) приходят по связи 25 и открывают конъюнктор на выходе Т . Таким, образом в ре- гистр записывается либо слово 010, ли11 71777

"ет эа счет определейного увеличейия затрат оборудования. Эти затраты получаются достаточно умеренными за счет уменьшения аппаратуры, потребной на ре-, алйзвцию управляющей памяти и схемы управления операциями. и эобретения

Формула

Микропроцессор, содержащий регистр первого операнда, регистр второго операн— да, мультиплексор, демультиплексор, упрюляющую память,- память apbiieccopa, регистр результата, причем информацион"ные-входы регистров, первого и второго операндов являются информационными вхо Йюйй микфопРоцессора, а -управляющие вхо-, ды регистров первого и второю операндов подключены к первому управляющему 2о входу микропроцессора, информационный выход демультиплексорв подключен к Инфор мвцйонному входу регистра результата, первый и второй входы мультиплексора подключены соответственно к выходу регистра второго операнда и к выходу памя- ти процессора, вьа од pei истра результата является информационным выходом микро" процессора вход управляющей памяти является вторым управляющим входом микропроцессора, о т л и ч а.ю шийся тем, что, с целью повышения быстродей» ствия микропроцессора, уменьшенйа объема оборудов вйия," "йовышения одяородйости структуры микропроцессора, в него допол-,з нительно введены коммутатор результата, " селектор арифметико-логических операций, формирователь длительности операций, блок фсфмйро в ения псегдбб йрйщ(ов, матрйца одноразрядных сумматоров, матрица узлов поразрядной обработки операндов, первый и второй информационные входы которой подключены соответственно к выходам ре гистра -первого операнда и мулвгиплексо- рв первый, второй, третий и четвертый

12 выходы матрицы узлов поразрядной обработки операндов подключены соответствен но к первому, второму, третьему входу коммутатора результата и входу матрицы одноразрядных сумматоров, выход которой подключен к пятому входу коммутатора результата, четвертый вход которого подключен ко второму выходу селектора арифметико-логических операций, выход коммутатора результата подключен к первому входу демультиплексора, второй вход демультиплексора подключен к третьему выходу селектора арифметико-логических операций, второй выход демультиплексора подключен к первому входу памяти процессора, второй вход памяти процессора подключей к четвертому выходу селектора арифметикологических операций, третий и четвертый входы мультиплексора подключены соответственно к первому выходу селектора арифметико-логических операций.; и выходу блока формирования псевдооперандов, вход селектора арифметико-логических операций подключен к выходу управляющей памяти, пятый. выход селектора арифметико-логических операций под. ключен ко входу формирователя длительности операций, выход которого соединен со вторым входом регистра результата, второй выход регистра результата является выходом сигнала конца операции микро1 процессора, источник сигнала входного переноса подключен к шестому входу коммутатора результата.

Источники информации, принятые во внимание при экспертизе

1. Патент США № 3752394, "АЛУ модульного типа, кл. 235-174, 1973.

2. Патент США № 3757308, "Однокристальный процессор", кл. 340-172.5, 1 973.

3. Барраклвф В., ?1зян А., Сол В.

Методы тестирования микромвшинных уст ройств, ТИИЭР ¹ 6, июнь 1976 - прототип.

717772 у (а; дб .) с, (ау Ab>)

ig "(дс 8 j b) ж А ч ej

0001

0011

Олерациоиная част

1001

1011

Адресная част

K 7

УФ

717772 !

Фиа 8

Составитель Г. Ламэина

Редактор Э. Чубнйдкая Техред М. Келемеш Корректор Г. Решетняк

Заказ 9849/67 Тираж 751 Подписное

ЦНИИПИ Государственного сомитета СССР по делам изобретений и открытий

113035, Москва, Ж-Э5, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул.-Проектная, 4