Многоканальный аналого-цифровой преобразователь

 

П И илД Н И Я

И 3 О Б Р Е Т ЕЯ Йя

Союз Советских

Социалистических

Республик

IiiI 726664 (6 I ) Дополнительное к а вт. с вид-ву (22) Заявлено 12.09.77 (21) 2525189/18-21 с присоединение М заявки .%

Н 03 К 13/08

Государственный комитет (23) Приоритетао делам изобретений н открытий

Опубликовано 05 04.80. Бюллетень № 13

Дата опубликования описания 07.04.80 (53) УДК681,325 (088.8) (72) Авторы изобретения

М. F.. Бородянский и 10. И. Рогозов (7() Заявитель Таганрогский радиотехнический институт имени В. Q. Калмыкова (54) МНОГОКАНАЛЬНЫЙ АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ

Изобретение относится к вычислительной технике, Известен многоканальный аналого-циф» ровой преобразователь, содержащий блоки эталонов, ключи, блоки суммирования, ком» параторы, шифратор двоичного кода, дешиф- 5 ратор, блоки эталонов через ключи, цифровые входы которых соединены через триггеры с выходами временного распределителя подключены каждый к состветстЭ

t0 вуюшему блоку суммирования, а выходы блоков суммирования соединены с компаpBTopRMH, выходы которых соединены с шифратором двоичного. кода и с дешифратором, выходы которого подсоединены к управляющим входам ключей, через кото»рые блоки эталонов соединены с каждым из блоков суммирования 1 .

Основным недостатком устройства яв ляется неэффективное использование обо» рудования.

Известен многокяняльный анялого-цифровой преобрязоРят ельp collержаший блок теленок, вьlxon которого соедин .и с бло»2 ком коммутации, регистр результата, устройство управления и N разрядных блоков, каждый иэ которых включает в себя блок сравнения, блок суммирования, N линий задержки, формирующих разряды результата преобразования от первого до

Й -го разряда, Й -канальный коммутатор, выход которого подсоединен к входу первого разрядного блока, формирующего первый разряд кода результата, выход последнего — к входу второго разрядного блока, и так далее, а выход ()(-1)-го разрядного блока подключен к входу М -го разрядного блока, в каждом разрядном блоке, выход блока сравнения подсоединен к регистру результата и к блоку коммутации, выход которого подсоединен к первому входу блока суммирования, к втор му входу которого через линию задержки присоединен первый вход блока сравнения, к второму входу которого подсоединен соответствующий выход блока эталонов, а вы4 ход блока суммирования соединен с входом следующего разрядного блока )2) .

3 7266

Недостатком устройства является наличие коммутатора . линии задержки, которые значительно снижают точность преобразования.

Целью изобретения является повышение точности результата преобразования.

Для этого в многоканальный аналогоцифровой преобразоветель, содержащий блок управления, N блоков сравнения, И регистров результата, блок коммута- 10 ции, блоки суммирования, введены двухтактных зепоминаюших устройств и N счетных триггеров, причем счетные входы счетных триггеров соединены с выходами соответствуюших блоков сравнения, е вы ходы счетных триггеров соединены с управляющими входами соответствуюшйх двухтактных запоминающих устройств, выходы которых соединены c вторыми вхо-, дами соответствующих блоков суммирования, выходы которых соединены с входами соответствуюших двухтактных запоминаюших устройств, а входы счетных триггеров соединены с вторыми входами регистров результата и с вторым выходом блока управления.

Структурная электрическая схема устройства приведена на чертеже.

Устройство содержит Й регистров 1 результата, Й счетных триггеров .-, N

"Э 30 блоков 3 сравнения, N двухтактных запоминаюших устройств 4, N блоков 5 суммирования, блок 6 эталонов, блок 7 коммутации эталонов, блок 8 управления.

Первые входы регистров 1 и счетные входы счетных триггеров 2 соединены с соответствующими выходами блоков 3, к первым входам которых подсоединены шины соответствующих входйых источников

40 сигналов, а к второму входу.— соответствуюшие входы двухтактных запоминаюших устройств 4 и выходы блоков 5, выходы счетных триггеров 2 подсоединены к управляющим входам соответствующих .двухтактных запоминаюших устройств 4. .45

Устройство реализует алгоритм поразрядного кодирования по каждому из каналов. В регистрах 1 каждого канала фор" " мируется код в соответствии с"выражением

N о о <р . ...ос (2 Э" 4f а иа выходах соответствуюших двухтактных запоминаюших устройств 4 в конце

55 процесса преобразования устанавливается аналоговый эквивалент, равный

Эт эт 1 с эт 1- 1) сс " эта ос., 4 2.

64 Д где

OC. (.

4 2i "i к " + выходные сигналы блока 3 на первом, втором и последующих те к та х, Работа устройства осушествляется следуюшим образом, В начальный момент времени блок 8 устанавливает счетные триггеры 2 в исходное состояние, при этом ключи двухтактв ных зепоминаюших устройств 4 принимают такое состояние, что на их выходах присутствует нулевой потенциал, На первом такте кодирования блок 8 подключает че рез блок 7 коммутации эталонов вес старшего -го эталона блока 6 к первому входу блока 5, С выхода блока 5 сигнал поступает на второй вход блока 3 и вход двухтактного запоминающего устройства 4. В случае, если не выходе блока сравнения 3 появится единичный сигнал, он одновременно„запишется в регистр 1 и перебросит по счетному входу счетный триггер 2,. переводя двухтактное заломинаюшее устройство 4- в режим хранения суммы, полученной на первом запоминающем элементе, двухтактного запоминающего устройства 4, отслеживевшем не первом такте изменения 3& выходным сигналом блока 5. В случае, если на выходе блока 3 появится нулевой сигнал, счетный триггер 2 не изменит своего первоначаль-. ного состояния, тем самым оставляя на первом входе блока 5 нулевой потенциал.

На втором .такте кодирования к первому входу блоке 5 подается следуюший (-1)-й эталон. При подключении к первому входу блока 5 (-1)-го эталона он суммируется с выходным сигналом двухтактного запоминающего устройства 4, значение которого равно весу старшего i -го эталона, если на первом такте кодирования на выходе блока 3 был единичный сигнал, или нулевому потенциалу, если на выходе блока 3 был нулевой потенциал. С выхода блока 5 суммирующий сигнал поступает на вход блоков 3 и устройств 4, и по сигналу с блоке 3 устройство 4 либо изменит свое состояние, либо нет.

С подключением g -го эталона к второму каналу устройства кодирование производится аналогично случаю подключения старшего разряда эталонного сигнала к первому каналу устройства на первом такте кодирования. Не третьем такте ко/. дирования на первые входы трех блоков

5 соответственно подаются (t -2 )-й, % (I -1)-й, I -й эталонные напряжения.

На втором входе сумматоре первого блоке формируется напряжение, равное сумме:

5 72666

Q + Д зт,с. эт - < 1о-, где М и ос прий 1 нимают значение 0 или 1 в зависимости от состояния блока 3 на 1-м и 2-м тактах соответственно. По второму и третьему каналам кодирование осуществляется .также, как по первому, соответственно на втором и первом тактах кодирования, Таким образом, в процессе кодирования эталонные напряжения грубой шкалы скла дываются с эталонными напряжениями бо- о лее точной шкалы и запоминаются в двухтактном запоминающем устройстве 4 на все время преобразования входного сигнала, причем каждое из эталонных напряже. ний участвует в преобразовании сигнала по каждому каналу устройства в течение одного такта. Следовательно, на i -м такте кодирования на выходе первого канала устройства формируется код результата преобразования, на втором канале выходной код будет сформирован íà (I +

+1)-м такте, а на < -м канале код будет получен на (l + 1 )-м такте преобразования, Устройство позволяет значительно повысить точность преобразования путем замены линии задержки на двухтактные запоминающие устройства, отказа от использования коммутатора и обеспечения воэможности синхронизации моментов считызо вания результатов преобразованиК

Формула из обретения

I

Многоканальный аналого-цифровой преобразователь, содержащий блок управления, 4 6 / блоков сравнения, к входам которых подсоединены выходы соответствующих блоков суммирования, М регистров резуль- тата, к первым входам которых подсоединены выходы соответствующих блоков сравнения, блок эталонов, выход которого через блок коммутации эталонов соединен с первыми входами соответствующих блоков суммирования, а управляющий вход блока коммутации эталонов соединен с первым выходом блока управления, о т— л и ч а ю шийся тем, что, с целью повышения точности результата преобразования, в него введены Й двухтактных запоминающих устройств и .Й счетных триггеров, причем счетные входы счетных триггеров соединены с выходами соответ ствующих блоков сравнения, а выходы счетных триггеров соединены с управляющими входами соответствующих двухтактных запоминающих устройств, выходы которых соединены с вторыми входами соответствующих блоков суммирования, выходы которых соединены с входами соответсз вующих двухтактных запоминающих устройств, а входы счетных триггеров соединены с вторыми входами регистров результата и вторым выходом блока управления.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 200872, кл. Н 04 - 23/00, 1966.

2. Гитис Э. И. Преобразователи информации для электронных цифровых вычислительных устройств, М„Энергия, 1975, с. 416., Ф

726664

Составитель А, Титов

Редактор JI. Гельфман Техред H. Бабурка Корректор И, Муски

Заказ 672/4 1 Тираж 995 .. Подписное

1Н1ИИ ПИ осуg61тственного комитета СССР по д<яам изобретений и открытий

1 130,"35, Москва, Ж-35, .Ряушскян няб„д. 4/5

Филиял IIIIII "11атент», г. Ужгород, ул. Проектная, 1