Устройство для умножения
Союз Советских
Социалистических
Республик
OHIHCAHNE
ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
<и>729587 (á() Дополнительное к авт. саид-ву— (22) Заявлено 1306,77 (21) 2496218/18-24, (5!)М. Кл.2
G F 7/52 с присоединением заявки Н9
Государственный комитет
СССР по делам изобретений и открытий (23) Приоритет—
Опубликовано 25.04.80. Бюллетень М 15
Дата опубликования описания 30. 04, 80 (53) УДК 681. 327 (088. 8) (72) Авторы изобретены я
И. И. Задубовский, A. Л. Рейхенберг и P. Я. Шевченко (71) Заявитель (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ
Изобретение относится к вычислительной технике и может быть исполь зовано для умножения цифровых кодов.
Известно устройство для умножения двоичных чисел, которое содержит па- 5 раллельный сумматор, регистры множимого и множителя, схему анализа разрядов множителя, счетчик, дешифратор, схемы формирования импульсов считывания, схему сдвига, схемы управления 10 для считывания, генератор импульсов, вентили, триггеры и элемент задержки (1J, Недостатком этого устройства являются большие аппаратурные затраты.
Наиболее близким техническим решением к изобретению является устройство для умножения, содержащее сумматор (2). Устройство содержит кроме того, одноразрядную матрицу умноже- 29 ния, элементы И и ИЛИ. ,Однако данное устройство отличается сложностью, кроме того, оно предназначено только для перемножения десятичного числа на одноразрядное десятич- 25 ное число.
Целью изобретения является сокращение аппаратурных затрат.
Это достигается тем, что в устройство для умножения, введены четыре блока памяти, выходы которых соединены со входами сумматора, причем первые входы первого и второго блоков памяти соединены между собой, первый вход третьего блока памяти соединен
co BTophM входом первого блока памяти, первый вход четвертого блока памяти соединен со вторым входом второго блока памяти, вторые входы третьего и четвертого блоков памяти соединены между собой, входы всех блоков памяти являются входами устройства, выход сумматора является выходом устройства.
На чертеже дана структурная схема предложенного устройства.
Оно имеет сумматор 1, блоки памяти
2-5, входы устройства 6-9.
Входами устройства являются входы блоков памяти 2-5. На первые входы блоков памяти 2 и 3- подаются по входу 6 старшие разряды (первая половина разрядов) одного из сомножителей Х, младшие разряды (вторая половина) которого подается,по входу 7 на вторые входы блоков памяти 4 и 5. На первый вход блока памяти 4 и второй вход блока памяти 2 подаются по входу 8 старшие разряды (первая половина разрядов) второго сомножителя у, младшие
Формула изобретения разряды (вторая половина) которого подаются по входу 9 на первый вход блока памяти 5 и второй вход блока памяти 3.
Сумматор 1 может быть выполнен в виде многоразрядной комбинационной схемы. Каждый блок памяти представляет собой одностороннее запоминающее устройство, объем памяти которого равен
2" слов, где и — число двоичных разрядов одного из сомножителей (для слу- чая, когда разрядная сетка делится пополам).
Умножение в устройстве .осуществляется следующим образом.
Половина разрядов одного и половина разрядов другого сомножителя вмес- 15 те являются адресом для считывания значения иэ блоков памяти 2-5. Через один такт (время обращения к памяти) на выходе блока памяти 2 появляется частичное произведение старших раэря- Щ дов Х ; на выходе блока памяти 3 — частичное произведение старших разрядов X на младшие разряды У; на выходе блока памяти 4— частичное произведение младших разря.дов Х на старшие разряды У; на выходе блока памяти 5 — частичное произведение младших разрядов Х и У. Эти частич ные произведения суммируются в сумматоре 1. Суммирование может осущест вляться также за один такт. Таким образЬм, время-выполнения операции умно жения равно двум тактам.
Погрешность вычисления произведения определяется длиной разрядной сет ки сомножителей Х и У. Объем памяти каждого блока памяти 2-5 определяется длиной разрядной сетки одного из сомножителей. Для длины разрядной сеъ ки Х или У равной, например, n = 12, объем памяти каждого из блоков памя- фО ти 2-5 равен 4О9б слов. Для сравнения можно привести пример реализации устройства умножения в виде многоразрядной матрицы (односторонней памяти), для которой требуется объем памяти при и = 12 более одного миллиона слов.
Использование нескольких небольших по объему блоков памяти (которые выпускаются серийно) позволяет значительно сократить объем памяти при увеличении времени вычисления всего эа один такт.
Предложенное данное устройство позволяет сократить аппаратурные затраты при повышении быстродействия, что позволяет рспользовать его в системах автоматики и вычислительной техники при работе в реальном масштд бе времени.
Устройство для умножения, содержащее сумматор, о т л и ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат, оно содержит четыре блока памяти, выходы которых соединены со входами сумматора, причем первые входы первого и второго блоков памяти соединены между собой, первый вход третьего блока памяти соединен со вторым входом первого блока памяти, первый вход четвертого блока памяти соединен со вторым входом вто" рого блока памяти, вторые входы третьего и четвертбго бл ков памяти соединены между собой, входы всех блоков памяти являются входами устройства, выход сумматора является выходом устройства.
Источники инФормации, принятые во внимание при экспертизе
1. Авторское свидетельство СССР
Р 482741, кл. G Об F 7/52, 1973.
2. Авторское свидетельство СССР
Р 392497, кл. G Об Р 7/52, 1971 (прото .ип):, ЦН КИПИ Эакар 12б1/42
Тираж 751 Подписное
Филиал ППП Патент, г. Ужгород, ул. Проектная, 4
