Устройство для контроля правильности выполнения программ при сбоях

 

..ъ 1

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (iii 732876

Союз Советсккк

Социапистическмк

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 27.12.77 (21) 2560544/18-24 (51)М. Кл.

G 06 Р 11/00 с присоединением заявки .нв

Гасударственный комитет

СССР (23) Приоритет нв делам нзобретеннй н открытнй

Опубликова о05.05.80. Бюллетень Рй 17 (53) УДК 681.Э (088.8) Дата опубликования описания 08.05.80 (72) Авторы изобретения

Ю. Я. Быков, И. С. Кульчицкий и Б. И. Ратгауз (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПРАВИЛЬНОСТИ

ВЫПОЛНЕНИЯ ПРОГРАММ ПРИ СБОЯХ

Изобретение относится к цифровой вычислительной технике и может быть использовано для проверки устойчивости и сбоям программ специализированных IIBN, имеющих средства аппаратного контроля и про5 граммную защиту от сбоев, организованную путем разбиения программ на учась ки, допускающие повторное исполнение после сбоя. Эти участки далее называются защищенными блокам и. Рассматриваемые специализированные БВМ имеют постоянное запоминающее устройство для хранения программ, вход для подключения внешнего наладочного запоминающего устройства и вход, управляющий выборкой из внешнего наладочного запоминающего устройства.

Известно устройство для определения аффективности схем контроля UBM путем введения ошибок (1 .

Недостаток атого устройства состоит в невозможности проверки правильности выполнения программ при сбоях.

Наиболее близким по технической сущности к изобретению является устройство для проверки качества соединения в циф-. ровой телефонии, содержащее генератор сбоев, введенный в информационную линию, управляемый схемой, определяющей момент времени, когда необходимо создать сбой. Сбой создается инвертированием контрольного бита четкости в передаваемой информации Г2).

Однако данное устройство в применении для проверки программ БВМ имеет ряд недостатков. Включение генератора сбоев в канал связи между памятью и процессором приводит ;к увеличению цикла выборки из памяти, что может вызвать незапланированные сбои или вообще потерю работоспособности вычислительной ма« шины. Кроме того, формирование сбоев лри каждом достижении определенного адреса команды приводит к зацикливанию программ.

Цель изобретения - повышение досто-. верности контроля для проверки зашишенЭ 73 ности от сбоев программы, исполняемой в режиме реального функционирования.

Поставленная цель достигается тем, что в устройство для контроля правильности выполнения программ при сбоях„содержащее регистр>, введен блок сравнения адресов команд, первый и второй триггеры, первый и второй элементы И, элемент ИЛИ, элемент задержки, причем нулевой выход первого триггера соединен с первым выходом устройства> выход первого элемента И соединен с единичным входом первого триггера, нулевой вход которого соединен с выходом элемента ИЛИ, выход блока сравнения адресов команд соединен с первым входом первого элемента И и входом элемента задержки, выход которого соединен со счетным входом второго триггера и с инверсным входом второго элемента И, нулевой выход второго триггера соединен со входом второго элемента И, выход которого соединен со вторым входом первого элемента И, выход регистра соединен

" первым входом блока сравнения адресов команд, второй вход которого является первым входом устройства, первый вход элемента ИЛИ является вторым входом устройства, третий вход которого соединен со вторым входом элемента ИЛИ и с установочным входом второго триггера.

2876 4

На чертеже приведена структурная схема устройства.

Устройство содержит цифровую вычислительную машину 1, элемент ИЛИ 2, первый элемент И 3, первый триггер 4, второй триггер 5 со счетным входом, второй элемент И 6, элемент 7 задержки, наладочное запоминающее устройство 8, блок 9 сравнения адресов команд, регистр

10. На вход 11 подается сигнал "установка в исходное состояние . Выход наладочного запоминаюшего устройства 8 подключен к дополнительному входу цифровой вычислительной машины, предназначенного для подключения внешнего наладочного запоминающего устройства.

В IIBN используется аппаратный контроль по модулю 3 и контрольный код равен наименьшему вычету по модулю 3 плюс 1.

Устройство работает следуюшим образом.

Установка устройства в исходное состояние осуществляется подачей на управляюаие входы. триггеров 4 и. 5 сигнала установка в исходное состояние . При этом с нулевого выхода первого триггера

5 0

t5

4: выдается на вход цифровой вычислительной машины 1 разрешающий потенциал, при наличии которого в регистр числа (на чертеже не показан) постоянного запоминающего устройства, размещенного в цифровой вычислительной машине, по числовой магистрали принимается из внешнего наладочного запоминающего устройства 8 слово с правильным контрольным кодом по модулю 3; а с нулевого выхода триг-, гера 5 со счетным входом сигнал через второй элемент И 6 (при отсутствии сигнала на его запрещающем входе) поступает на вход первого элемента И 3.

Для формирования сбоя в нужном месте проверяемой программы на регистре

10 устанавливается код адреса команды„ при котором происходит сбой. Блок 9 сравнения адресов команд сравнивает адрес, выдаваемый регистром адреса команд (на чертеже не указан) цифровой выччслительной машины 1, и адрес, набранный íà регистре 1 О, при совпадении выдает сигнал, который поступает на вход первого элемента И 3. Поскольку на втором его входе присутствует сигнал, то первый элемент И 3 выдает сигнал, поступаюший на единичный вход первого триггера 4. Этим сигналом триггер 4 переводится в единичное состояние. Сигнал с выхода блока

9 сравнения адресов команд> задержанный элементом 7 задержки на время, необходимое для переключения триггера 4, поступает на запрещаюший вход "второго элемента И 6 и на счетный вход второго триггера 5. При этом запрещается прохождение сигнала с выхода второго элемента

И 6 на вход первого элемента И 3, а триггер 5 переводится в единичное состояние. Поскольку триггер 4 переведен в единичное состояние, на входе цифровой вычислительной машины отсутствует разрешаюший потенциал, что запрещает прохождение по числовой магистрали слова из внешнего наладочного запоминаюшего устройства 8 в регистр числа постоянного запоминающего устройства цифровой вычислительной машины 1. При этом в регистре числа постоянного запоминающего устройства фиксируется наличие слова, состоящего из нулей с неправильным контрольным кодом по модулю 3. В этом случае находящаяся в LIB схема форми ..ования сигнала "признак сбоя" (на чертеже не показана) выдает сигнал обратной связи> устанавливающий через элемент ИЛИ

2 триггер 4 в состояние "О, прн этом с выхода триггера 4 выдается потенциал, 876 ляет произвести общую проверку работоспособности программы в условиях сбоев.

Для этого следует подать на вход устройства сигналы от внешнего генератора с периодом следования больше половины максимального из времени исполнения защищенных блоков.

5 732 разрешаюший прохождение по числовой магистрали слова из внешнего наладочного запоминаюшего устройства 8 в регистр числа цифровой вычислительной машины.

Таким образом, в фиксированную точку программы вводится сбой, а аппаратнопрограммная система зашиты производит возврат в начальную точку той части программы (защишенного блока), в которой содержится адрес команды, набранной на 10 регистре. Если на клавишном регистре 10 сохранить код адреса команды, при котором имеет место сбой, то этот адрес повторяется вновь при возврате на начало зашишенного блока. Однако при следующем совпадении адресов и выдаче сигнала с выхода блока 9 сравнения адресов команд, триггер 4 не переводится в единичное состояние, так как на втором входе первого элемента И 3 сигнал отсутствует, хотя триггер 5 задержанным сигналом с выхоЮ да блока сравнения адресов команд переводится в нулевое состояние. Это обеспечено тем, что присутствие задержанного сигнала с выхода блока сравнения адресов команд на запрешаюшем входе второго элемента И 6 запрешает выдачу сигнала на вход первого элемента И 3 в течение всего времени поступления сигнала, 30 определяющего совпадение адресов.

Поскольку при повторной выдаче сигнала с выхода блока 9 сравнения адресов команд сбой не формируется, проверяемый участок программы выполняется до конца и далее выполняется вся проверяемая

35 программа. Если проверяемая программа повторяется с некоторой частотой, то каждая вторая выдача сигнала с выхода блока 9 сравнения адресов команд не вызывает управляемого сбоя на заданном участке программы. Тем самым повышается эффективность проверки зашишен жх блоков, так как имеется возможность многократно наблюдать реальное исполнение

45 программы до конца со сбоем в заданной точке.

Устройство для контроля правильности выполнения программ при сбоях позволяет систематически проверять все зашишенные

50 блоки программы. Кроме того, оно позвоФормула изобретения

Устройство для контроля правильности выполнения программ при сбоях, содержашеерегистр, отличающееся тем, что, с целью повышения достоверности контроля, в устройство введен блок сравнения адресов команд, первый и второй триггеры, первый и второй элементы

И, элемент ИЛИ, элемент задержки, причем нулевой выход первого триггера соединен с первым выходом устройства, вы- ход первого элемента И соединен с единичным входом первого триггера, нулевой вход которого соединен с выходом элемента ИЛИ, выход блока сравнения адресов команд соединен с первым входом первого элемента И и входом элемента задержки, выход которого соединен со счетным входом второго триггера и с инверсным входом второго элемента И, нулевой выход второго триггера соединен со входом второго элемента И, выход которого соединен со вторым входом первого элемента И, выход регистра соединен с первым входом блока сравнения адресов команд, второй вход которого является первым входом устройства, первый вход элемента

ИЛИ являетсж вторым входом устройства, третий вход которого соединен со вторым входом элемента ИЛИ и c установочным входом второго триггера.

Источники информации, принятые во внимание при экспертизе

1. Селлерс Ф. Методы обнаружения ошибок в работе ЭБВМ . М., Мир», 1972, с. 300-301.

2. Патент Франции N 2281605, кл. & 06 Р ll/10, 09.04.76 (прототип).