Устройство для тестовой проверки памяти

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИ ЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик ()744577 (61) Дополнительное к авт. свид-ву (22) Заявлено 040178 (21) 2566781/18-23 (51)М. Кл.

G 06 F 11/00 с присоединением заявки ¹ (23) Приоритет

Государственный комитет

СССР но делам изобретений и открытий

Опубликовано 3006.80. Бюллетень № 24

Дата опубликоваии я описания 30.0680 (53) УДК 658. 562 (088. 8) (72) Авторы изобретения

Е. Я. Белалов и Я.М. Лихтер (71) Заявитель, Киевский ордена Трудового Красного Знамени завод электронных, вычислительных и управляющих машин (5 4) УСТРОЙСТВО ДЛЯ ТЕСТОВОЙ ПРОВЕРКИ ПАМЯТИ

Изобретение относится к области вычислительной техники и может найти применение в вычислительных системах, осуществляющих программный контроль запоминающих устройств, Известны устройства для контроля оборудования памяти, содержащие память, регистры входной, управляющей и выходной информации, узел управления памятью, формирователи контрольных разрядов и узлы контроля входной и выходной информации и вы/ полняющие функции проверки вводимых и выводимых иэ памяти данных (1).

Недостаток этих устройств состоит в ограниченных функциональных возможностях.

Наиболее близким к данному по сущности технического решения явля- ется устройство для проверки оборудования памяти, содержащее регистр управляющей информации, соединенный выходами с соответствующими входами узла контроля управляющей информации, выход которого подключен к первому входу устройства, регистр входных данных, соединенный выходами с соответствующими входами узла контроля входных данных, узел управления памятью, с седин ен ный вх одом с первым выходом регистра управляющей информации, второй выход которого подключен к адресному -входу памяти, соединенной управляющим входом и информационным выходом соответственно с первым выходом узла управления памятью и первым входом регистра чтения данных, пе рвый узел формирования контрольных разрядов,.подключенный входом с первым выходом регистра входных данных, узел контроля выходных данннх, выход которого подключен к управляющим входам регистра чтения, данных и

1з выходного регистра данных, и второй узел формирования контрольных разрядов соединенный входом с информационным выходом регистра чтения данных, входами выходного регистра данных и узла

20 контроля выходных данных и первым информационным входом памяти (2).

Данное решение имеет следующие недостатки, 25, На Формирование информации с неправильными контрольными разрядами затрачивается много времени, так как запись каждого слова в оперативную память выполняется за время, равное двум циклам работы памяти. Второй г

744577 этап формирования состоит из объединенной операции выборки -записи, которая требует специального управления, Это специальное управление обеспечивается дополнительным оборудованием, включающим в себя также элементы ИЛИ, число которых пропорционально разрядности ЦВМ. Передача информации из блока хранения исходных данчых производится с контролем по четности (нечетности), но сам процесс Форми- рования. не охвачен контролем. Кроме того, это решение не применимо для случая, когда информация передается в устройство памяти с одним видом контроля, например с контролем по нечетности, а записывается и считы- 15 вается из памяти с другим видом конт- роля и коррекции, например по коду

Хэмминга, при котором число записываемых в память контрольных разрядов может не совпадать числом контроль- 20 ных разрядов, поступивших в устройство памяти вместе с информацией.

Целью изобретения является сокращение объема оборудования и расширение функциональных воэможностей.

Поставленная цель достигается тем, что в предлагаемое устройство введены входной коммутатор, подключенный выходом ко второму информационному входу памяти, и выходной коммутатор, соединенный выходом со входом контроль- 0 ных разрядов выходного регистра данных, информационные входы входного коммутатора подключены соответственно к выходу первого узла формирования контрольных разрядов и третьему выхо- 35 ду регистра управляющей информации, информационные входы второго коммутатора соединены соответственно с выходом второго узла формирования контрольных разрядов и выходом контрольных разрядов регистра чтения данных, второй и третий выходы узла управления памятью подключены соответственно к управляющим входам первого и н тор ого к оммут ат ор ов .

На чертеже представлена блок-схема предлагаемого устройства.

Оно содержит регистр 1 управляющей информации, регистр 2 входных данных, узел,3 контРоля Управляющей информации, например по нече тн ости, узел 4 контроля входных данных, например по нечетности, узел 5 управления памятью, узел 6 формирования контрольных разрядов, например кода

Хэмминга, входной коммутатор 7, память 8, регистр 9 чтения данных, узел

10 контроля выходных данных (по коду, сформированному узлом 6), узел ll формирования контрольных разрядов, например по нечетности, выходной ком- ® мутатор 12, выходной регистр 13 данных.

Регистр l состойт из нескольких групп разрядов, В группу 14 заносится

-код операции, в группы 15 и 16 при- д нимаются соответственно старшие и младшие разряды адреса обращения к памяти, в группу 17 — контрольные разряды по нечетности, сопровождающие управляющую информацию. Регистр 2 состоит из двух групп разрядов: группы 18 для приема информации и группы .19 для приема контрольных разрядов„

Регистр 9 состоит из группы 20 информационных разрядов и группы 21, в которую заносится код Хэмминга при выборке памяти.

Устройство работает следующим образом.

На регистр 1 поступает информация, определяющая вид операции и адрес, по которому необходимо произвести обращение. На регистр 2 принимается информация, подлежащая записи . Узлы 3 и 4 выполняют контроль приема соответственно в регистры 1 и 2. На чертеже показано, что управляющая информация и информация для записи поступает н устройство по разным входам.

Однако в некоторых случаях эта информация может поступать последовательно по одному входу, что не имеет существенного значения, После приема и контроля информации узел 6 формирует разряды кода

Хзмминга. В обычных операциях записи входной коммутатор 7 пропускает этот код, который затем вместе с Разрядами группы 18 регистра 2 записывается н память 8 по адресу, определяемому разрядами групп 15 и 16 регистра 1.

При обычных операциях выборки на регистре 9 устанавливается считанная из адресуемой ячейки информация. Узел

10 производит контроль, а в случае необходимости коррекцию считанной информации. При этом коррекция может проиэнодиться,например, на регистре

9 для последующей регенерации (н устройствах с разрушающим считыванием) и/или в выхОдном регистре 13. В любом случае при проведении коррекции в процессор выдается сигнал о выполнении коррекции. При обнаружении ошибки, некорректируемой по используемой модификации кода Хэмминга, узел 10 выдает н процессор сигнал об ошибке, Для выдачи в процессор узлом 11 формируются контрольные разряды по нечетности (четности). При обычных операциях выборки выходной коммутатор 12 пропускает эти разряды на выходной регистр 1 3 вместе с Разрядами группы 20 регистра 9 °

При проверке, например, узла 10 код операции записи, принимаемый в разряды группы 14 регистра 1, содержит специальный признак, по которому узел 5 вырабатывает упранляющий сигнал, поступающий на входнбй коммутатор, который блокирует передачу сформированного узлом 6 регистра 1.

В память 8 в качестве контрольного

744577 вании контроля или в разрядах памя- . ти, хранящих контрольные разряды, Для этого нужно выполнить весь объем предусмотренных прючерок и сопостаЬить результаты, Таким образом, предлагаемое устройство позволяет провести полную проверку оборудования контроля и коррекции устройств памяти, работающего при выборке из памяти, а также оборудования, которое используется для формирования контрольных разрядов при записи в память, Оборудование контроля, используемое в устройствах памяти для контроля принимаемой информации, может быть проведено путем задания неверных контрольных разрядов известными методами на выходе устройств, работающих на 1устройства. памяти.

Оборудование контроля приема информации часто совмещается с оборудованием формирования контрольных разрядов при записи, а схемы формирования контрольных разрядов для передачи иэ памяти (узел 11) как правило являются частью узла 10. При этом появляется возможность проверить одни и те же входные схемы двумя способами, что повышает досто-. верность проверки. Кроме того, при. проверке узла 10 проверяется и оборудование узла 11.

Формирование специальных признаков при операциях записи и выборки можно выполнять различными средствами в зависимости от конкретной реа- лизации устройства. В случае большого набора операций памяти очень часто остаются неиспользуемыми коды операций. В случае передачи управляющей информации и информации для записи по одним и тем же шинам число шин как правило определяешься числом информационных разрядов. При этом во время передачи управляющей информации остаются неиспользуемые шины.

Таким образом задание специальных признаков практически не вызывает дополнительных затрат оборудования.

Формула изобретения

Устройство для тестовой проверки памяти, содержащее регистр управляющей информации, соединенный выходами с соответствующими входами узла контроля управляющей информации, выход которого подключен к первому выходу устройства, регистр входных данных, соединенный выходами с соот ветствующими входами узла контроля входных данных, угол управления памятью, соединенный входом с первым выходом регистра управляющей информации, второй выход которого подключен к адресному входу памяти, соедикода для разрядов группы 18 регистра

2 будут записаны раэрядь) группы 16 регистра 1. Таким образом можно записать произвольное сочетание информации и контрольных разрядов.

Коды в разрядах группы 16 подбИраются для каждой операции записи такими, чтобы вызвать желаемую реакцию прй работе узла 10 во время последующей операции выборки по тому же адресу. Для полной проверки обоIO рудования узла 10 такими реакциями должны быть коррекция каждого разряда выбираемой информации иэ единицы в нуль и наоборот -из нуля в еди, ницу, а также формирование сигнала ошибки при достаточном наборе кодов, которые обеспечив ают активиэ ацию всех цепей узла 10. Необходимое количество кодов должно подбираться,исходя из конкретной схемной реализации узла 10 с использованием известных 20 методов генерации тестов (методы активизации путей, булевы разности и т.п.) . При проверочных выборках производят сравнения. скорректированной информации с эталонной и проверку 25 наличия сигналов коррекции (ошибки).

При проведении проверки узла 6 запись в устройство производят по кодам операций, которые не содержат специальных признаков, так что при ЗО каждой записи в память вместе с разрядами группы 18 регистра 2 записываются контрольные разряды, сформированные узлом 6. Количество примеров подбирается известными методами таким образом, чтобы были полностью активизированы элементы узла 6. Во время последующих выборок коды операций содержат специальный признак, по которому узел 5 вырабатывает управляющий сигнал, поступающий на выходной коммутатор 12. По этому сигналу через выходной коммутатор 12 передаются разряды кода Хэмминга, . выбранные из памяти, вместо контрольных разрядов по нечетности, сформи- 45 рованных узлом 11. Таким образом, считанная из памяти 8 информация иэ регистра 9 через выходной регистр 13 поступает в процессор вместе с контрольными разрядами кода Хэмминга. 5О

При выполнении этой информации в процессоре реакции на сигналы от схем контроля должны быть заблокированы и реализован программный доступ к контрольным разрядам, поступающим 55 из памяти, Сравнение кодов контрольных разрядов кода. Хэмминга при каждой специальной выборке с эталонными .значениями обеспечивает полную проверку работоспособности узла 6. 60

Кроме того, выходной коммутатор обеспечивает программный доступ к контрольным разрядам, выбранным из памяти, Это позволяет более точно локализовать неисправность в оборудо- Я

744577

1 Ъ

Составитель В, Вертлиб

Редактор Т.Горячева Техред Л.Теслюк Корректор М.Коста

Заказ 3663/4 Тираж 751 Подписное

ПНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раущская наб., д. 4/5 .Ъ" 3а «;Ы - - . » « —.-Ю.

Филиал ППП Патент, г.ужгород, ул.Проектная,4 ненной управляющим входом и информационным выходом соответственно с пер:вым выходом узла управления памятью и первым входом регистра чтения данных, первый узел формирования контрольных разрядов,.подключенный входом с первым выходом регистра входйых д»анных, узел контроля выхсдных данных, выход которого подключен к управляющим входам регистра чтения данных и выхбдного регистра данны»х, и втброй узел формирования контрольных разрядов, соединенный входом с информационным выходом регистра чтения данных, входами выходного ре"гйстра данных и узла контроля выхоу1ных данных и первым информационным входом памяти, о т л и ч а ю щ е- ес я тем, что, с целью сокращения объема оборудования, в устройство введены входной коммутатор, подключенный выходом ко второму информацион- 20 ному входу памяти, и выходной коммутатор, соединенный выходом со входом контрольных разрядов выходного регистра данных, информационные входы входного коммутатора подключены соответственно к выходу первого узла формирования контрольных разрядов и третьему выходу регистра управляющей информации, информационные входы второго коммутатора соединены соответственно с выходом второго узла формирования контрольных разрядов и выходом контрольных разрядов регистра чтения дайных, второй и третий выходы узла управления памятью подключены соответственно к управляющим входам первого и второго коммутаторов.

Источники информации, принятые Во внимание при экспертизе

1. Селлере Ф. Методы обнаружения ошибок в работе ЭЦВМ. М., Мир, 1972.

2, Патент СНА 9 3465132, кл. 235-153, 1970 (прототип).