Процессор для корреляционного анализа

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДИЕЛЬСТВУ

Союз Соаетскик

Социалистических

Республик н 11744601 (63) Дополнительное к авт. свид-ву (22) Заявлено 250178 (23) 2573101/18-24 (51)М. Кл.

G 06 F 15/34 с присоединением заявки Но

Государственный комитет СССР но делам изобретений н открытий (23) Приоритет

Опубликовано 150580 Бюллетень йо 24 (53) УДК 681. з2з (088. 8) Дата опубликования описания 1505,80 — .Л е4И.Г. Доротынский, Л.И. Молчадский, М.Д. Славин и Б.С. моршанский (72) Авторы изобретения (71) Заявитель (54 ) ПРОЦЕССОР ДЛЯ КОРРЕЛЯЦИОННОГО ЛНДЛИЗД

1 и

Изобретение относится к вычислительной технике, предназначено для вычисления оценок корреляционных

Функций и может быть использовано s системах обработки информации корреляционного приема сигналов и статистических анализаторах и др.

Известны цифровые устройства, выполняющие вычисление оценок корреляционных функций на основе прямых методов. Они имеют низкую производительность при большом числе значений аргумента задержки, так как количество умножений, которые необходимо выполнить, растет пропорционально квадрату количества значений аргумента.

Известно цифровое устройство, выполняющее вычисление.оценок корреля- 20 ционных функций, обладакшее прй большом числе значений аргумента задержки высокой производительностью (1j .

Однако это устройство содержит аналого-ци фро вые прео бр аз сват ели (И II), блок умножения, сумматор, вычитатель, триггеры, реверсивный счет» чик, регистры, устройства, использукщие преобразование Фурье, и не обеспечивает высокой точности корреляционного анализа, так как имеется алгоритмическая ошибка, вызванная конечностью числа базисных функций, и вносятся инструментальные погрешности, связанные с ошибками округления и приближенным представлением коэффициентов Фурье. Кроме того,они требуют сложного Оборудования для выполнения операций с комплексными числами.

Устройства, использующие преобразование Уолша, для обеспечения такой же величины общей ошибки требуют существенно большего числа базисных функций, что оказывает отрицательное влияние на производительность таких устройств.

Найболее близким к изобретению является устройство, в состав которого входят два входных ЩП,входы которых являются соответственно первым и вторым входами процессора, а выходы соединены соответственно с первым и вторым входами первого блока оперативной памяти, выход которого соединен с первым входом сдвигающего регистра, второй вход ко744601

4 тоpoãо подключен к выходу счетч сдвигов, а первый выхвд со етчика регист а соединен с вигов ° р адреса и ко входу счетчика с первым входом первого и второго на- опе ат д . Кроме того, второй блок капли в ающих сумматоров в, первые в::оды ной и б фе н р тивной памяти содержит основкоторых подключены cooòâåò и уферный блоки оперативной тветственно к -. памяти п первому и второму входам второго бло- тий вхо причем первый, второй треФ I ка оперативной памяти т и ти входы и перзый выход основного трети вход блока опе а которого соединен с выходо еративной памяти являются адреса 121 . дом регистра до соответственно первым, вторым и

Вычисление корреляцион ф третьим входами и вторым выходом нных функций вто oro бл в устройстве осуществляется р лока оперативной памяти а ется на осно- четве тый в

I ве быстрбго преобразования У р вход и второй выход основолша,для ного блока выполнения которого в суммато ах памяти подключены соотпроиэводится сложение или вы аторах ветственно к вычитание вхо к первому выходу и первобуф р о о к р д р

Недостатком укаэанн ого устройства пе вым в o oporo вляются соответственно является большая алго ритмическая ошибр ы выходом и четвертым входом ка вычислений, вызванная второго блока оперативной памяти. в нная тем, ч о Начет функции Уолша, по которым р еже из ображен а структурная с рым произво- схема п лаг дится разложение входных п ред гаемого устройства (придают большую ошибку представ х процессов, мер конкретного в вления 20 На каждом из в х выполнения). этих процессов при ограниченном20 двух входов устройчислз членов ряда. Снижение алгоритми- выходами с пе вь ство содержит АЦП 1 ческой ошибки в устройстве ве достигается ной памяти (БОП) и ми- выходами с первым блоком 3 оперативиспользованием большого числ б сла аэис- к пе вом ных функций VOJIIUA но

), который подключен ервому информационному входу но при этом уст" 25 циклического с ройство характеризуется б 5 го сдвигового регистра 4, ся ольшим ко- состоящего из личеством элементарных операций сдвигового регистра 5 (умножение на 1 пераци и инвертора 6, включенного в цепь полняемых сумматорами, и, следовасвяэи, идущей с выхода

НН3КНМ 6bIcTpo23ействием. 5 ем З0 + вход ++o младше разряда.упся также боль- равляющий вхо шой инструментальной ошибкой вызющ вход регистра 4 соединен ванной необходимостью округления

Р с выходом счетчика 7 а сдвигов, а вход результатов при масштабировании Во последнего — с вых одом блока 8 эадаизбежание переполнения разрядной 4 ния коэффициентов. Вы в. ыход регистра сетки из-за конечной разрядност ости

4 соединен со вхо ами н суммато ов д акапливающих сумматоров и ОЗУ. ост у ров 9 и 10, выходы переноса

Цель изобретения — повышение точкоторых соединены со вхо дами соотности корреляционного анализа и быветствующих блоков 11 и 12 инверсии стродействия устройства.

ы- циклического пе е

ы- реноса. Выходы блоков

Поставленная цель достигается тем 40

11 и 12 соединены соответ ственно с ч то в процессоре используется теоревходами младших разря ов

9 тико-числовое преобраЗование Рейдера и 10. Второй БОП

1 . р ОП 13 состоит из соеп и р котором все вычисления выполняютние е дера, диненных между собой дв хст у оронней ся в кольце целых чисел с помощью БОП 15 оп выполняют- связью основного БОП 14 и б уферного простых опера ий дополнительные выход и вход аци сдвига и сложения, 4 которого сое ин единены с входом и выхоблока инверсии циклическ ство введены два дом блока 16 множ у, ения по модулю лического переноса, целого числа. Выхо с блок задания коэффициентов бл оды сумматоров 9 ножения по модулю целого числа и инов, лок ум- и 10 соединены с инфо ма ф р ационными вертор вхо числа и ин- входами БОП 14, выход которого в свою оче соединены соответственно со очередь подключен ко второму оответс вeíHî со входу регистра 4. Выход регистра 17 дом и третьим вхо- адреса соединен с дом сдвигающего регистра нен с адресным входбм ды и выхо ы ра, вхо- блока 13 и входом бло 8 ка ческого пе е д блоков инверсии цикли- Устройство вычисляет оценки коререноса подключены соответ- реляционной Функции с пом ственно ко вторым выходам, р но ункции с помощью прявходам соотв и, вторым мых и об ат ответствующих накапливающих телей. ратных числовых преобраэовасумматоров, вход и выход блока мно- Вы жения по мо а умно- ычисление корреляционных функпо модулю целого числа под- ций с испол ключены соот спользованием ортогональных соответственно к первому преобразователей произво ит блока оперативной памяти, второй выЙ оторого соединен с четвертым где г — вектор-столбе с входом сдвигающего регист а г — вектор-столбец, состоящий и выход блока э здания коэфф истра, вход из результатов в вычисления подключены соответствен о я коэффициентов оценки ко еля рр ционной етственно к выходу 5 функции;

744601 о 2

° 2(! 2О

2 2

2о

2"

>(лб-д

2 2

N — длина преобразуемой после-. довательности;

Т вЂ” матрица обратного преобразования;

Т вЂ” матрица прямого преобразования; 5 х — вектор-столбец М чисел, поступающих по первому уходук

® — операция поэлементного перемножения векторов, 1О у — вектор-столбец из М чисел, поступивших по второму каналу,дополненных N-M нулями.

Для числового преобразования Рейдера матрица преобразований имеет вид

2S

Матрица Т имеет ту же структуру, только показатели основания 2 отрицательные. Все вычисления ведутся в кольце целых чисел но модулю числа

Ферма F = 2 + 1 (t — целое) . 30

Структура матриц Т и Т " такова,что преобразование может производиться по быстрому алгоритму с использованием методов, применяемых для быстрого преобразования Фурье, наприМер 35 прореживания по времени. При этом преобразование последовательности иэ и чисел проводится за Fog N итераций, а в каждой итерации вычисляется — величин вида

N 4О

А + 2 P (mod Fg), A + 2 p (mod F ), Поэлементное перемножение реэуль- 45 татов прямых преобразований и обратное преобразование производятся также по модулю числа Ft . Выбор величины Fy определяет длину преобразуемой последовательности N и щ разрядность операционного устройства, применяемого для преобразования.

Устройство работает следующим образом.

АЦП 1,2 преобразуют входные аналоговые сигналы в последовательности

5 чисел, которые запоминаются в БОП 3.

Из БОП 3 числа попарно передаются через циклический сдвиговый регистр

4 и в накапливающие сумматоры 9 и 10.

Причем, первое из чисел А передается без сдвига, второе число в регистре 4 сдвигается на к разрядов в сторону старших разрядов, что эквивалентно умножению на 2, а затем поступает в накапливающие сумматоры.

Сумматор 9 осуществляет сложение, а сумматор 10 вычитание. Таким образом, над числами A и В производятся операции (2). Результаты записываются в БОП 13. Благодаря наличию блоков

11 и 12 и инвертора 6, вычисления производятся по модулю числа F .Разрядность регистра и сумматоров равна t, В состав блоков инверсии циклического переноса входят схемы, предотвращающие возникновение режима генерации при наличии единиц so всех разрядах. Блок 8 задания коэффициентов обеспечивает последовательное получение коэффициентов к, необходиМых ддя вычисления преобразования по быстрому алгоритму, и представляет собой цифровой автомат. Управление сдвигами в регистре 4 осуществляется счетчиком 7, в который предварительно записывается нужное число сдвигов из блока 8. В БОП 14 записываются и .считываются результаты промежуточных вычислений. Промежуточные результаты, записанные в него, снова подаются в циклический сдвиговый регистр 4. Операция (2) .повторяется многократно до полного завер- шения преобразования, Окончательный результат преобразования поступает в БОП 15. В течение времени пока

БОП 14 участвует в следующем преоб-, разовании, БОП 15 осуществляет обмен блоком умножения 16, в котором происходит поэлементное перемйожение результатов прямых преобразований в соответствии с выражением (1). Над полученным произведением, переписанным в БОП 14, выполняется обратное преобразование таким же образом, как и прямое, за исключением того,что коэффициенты меняют знак показателя на обратный и становятся 2

М вЂ” M вычисленных значений, соответствующие апериодической части ре- зультата обратного преобразования, являются точными значениями оценки корреляционной функции исходных входных процессов.

В блоках оперативной памяти хра- нятся результаты прямых преобразований, полученных в предыдущих циклах вычислений. Под циклом вычислений понимается выполнение необходимых преобразований, завершающееся обратным преобразованием. Наличие

БОП 15 позволяет использовать одно и то же прямое преобразование в нескольких циклах вычислений для тех случаев, когда требуется реализовать максимальный диапазон аргумента задержки, имеющий величину, большую длительности отрезка входной реализации, участвующего в одном преобразовании. Кроме того, наличие ОЗУ дает возможность испольэовать один и тот же результат прямого преобрафффффйдй"*1 ъ . " А

7 Ф" эования как для получен, 1 взаимнокорреляционной, так и автокорреляционной функции. Все это позволяет дополнительно увеличить производительность процессора.

Быстродействие описанного устройства в 6-7 раз выше известного, а точность повышена на несколько порядков.

Формула изобретения

1. Процессор для корреляционного анализа, содержащий два аналого-цифровых преобразователя, входы которых являются соответственно первым и вторым входами процессора, а выходы соединены соответственно с первым и вторым входами первого блока ойеративной памяти, выход которого соединен с первым входом сдвигающего регистра, второй вход которого подключен к выходу счетчика сдвигов,а первый выход соединен с первым входом первого и второго накапливающих сумматоров, первые выходы которых подключены соответственно к первому и второму входам второго блока оперативной памяти, третий вход которого соединен с выходом регистра адреса, отличающийся тем, что, с целью повышения точности и

" быатродействия, в процессор введены два блока инверсии циклического переноса, блок задания коэффициентов, блок умножения по модулю целого чис " ла и инвертор, вход и выход которого соединены соответственно со вторым выходом и с третьим входом

44601 сдвигающего регистра, входы и выходы: блоков инверсий циклического переноса подключены соответственно ко вторым выходам и вторым входам соответствующих накапливающих сумматоров, 5 вход и выход блока умножения по модулю целого числа, подключены соответственно к первому выходу и четвертому входу второго блока оперативной памяти, второй выход которого соединен с четвертым входом сдвигающего регистра, вход и выход блока задания коэффициентов подключены соответственно к выходу регистра адреса и ко входу счетчика сдвигов. ! б б 2. Процессор по п.1, о т л ич а ю шийся тем, что второй блок оперативной памяти содержит основной и буферный блоки оперативной памяти, причем первый, второй, тре2О тий входы .й первый выход основного блока оперативной памяти являются соответственно первым, вторым и третьим входами и вторым выходом второго блока оперативной памяти, а четвертый вход и второй выход ос-. новного блока памяти подключены соответственно к первому выходу и первому входу буферного блока оперативной памяти второй выход и второй вход которого являются соответственно первым выходом и четвертым входом второго блока оперативной памяти.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 468355, кл. G 06 F 15/34, 1973.

2. Авторское свидетельство СССР

Р 477420, кл. G 06 F 15/34, 1973.

ЦНИИПИ Заказ

Тираж 751 По

Филиал ППП "Патент", г. Ужгород, ул. Проектная,4