Интегратор

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советскнк

Соцналнстическкк

Республик (u>744628

К АВТОРСКОМУ СВИ ЕТИЛЬСТВУ (61) Дополнительное к авт. свид-ву 9 553630 (22) Заявлено 200278 (21) 2581726/18- 24 с присоединением заявки ¹ (23) Приоритет

Опубликовано 300680. Бюллетень № 24 (51}М. Нл.2

G G 7/18

Государственный комитет

СССР по делам изобретений и открытий

/ (53} УДК 681. 335 (088. 8) Дата опубликования описания 300680 (72) Авторы изобретения

В.Я. Голубчик и Г.Я. Голубчик

Ордена Ленина институт кибернетики AH Украинской ССР (71) Заявитель (54) ИНТ).=ГРАТОР

Изобретение относится к области вычислительной техники и предназначено для использования н аналого-цифровых устройствах различного назначения, в частности в аналого-цифровой вычислительной технике.

Известен. интегратор по авт. св .

Р 553630, содержащий первый интегрирующий усилитель, второй интегрирующий усилитель, инвертор, блок опре- 10 деления знака, блок сравнения, блок упранления, реверсивный счетчик, цифро-управляюемую проводимость, сумматор, логический элемент И-ИЛИ, первый дополнительный инвертор, дополни-15 тельный, сумматор, второй дополнительный иннертор, дополнительный блок сравнения, первый, второй, третий, четвертый, пятый, шестой переключатели, дополнительный переключатель, 20 источники опорного напряжения.

В известном интеграторе временной и температурный дрейф напряжения смещения нуля и входного тока интегрирующих усилителей, старение ком- 25 понентов (операционных усилителей, резисторов, конденсаторов) температурный гистериэис конденсаторов ин тегрирующих усилителей, зависимость

;параметров компонентов от внешних 30 условий (температура, влажность, давление, радиация) приводит к ошибкам интегрирования, т.к. известный интегратор используется для интегрирования длительных процессов и в течение процесса интегрирования какая-либо профилактическая подстройка и подрегулировка исключены. Ошибка интегрирования складывается из ошибок в определении времени переключения переключателей t и ошибок в определении значения интеграла от входного сигна à 11х.

Целью настоящего изобретения янляется повышение точности интегрирования при воздействии дестабилизирующих факторов. Поставленная цель достигается тем, что н интегратор по авт .св.М 553630 ннедены коммутатор каналов и блок памяти напряжения ошибки, при этом один вход коммутатора каналов подключен ко нходной Йине, другой вход — к выходу логического элемента И-ИЛИ, а выход коммутатора каналов подключен ко второму входу первого интегрирующего усилителя и ко второму входу второго интегрирующего усилителя, первый вхое блока па.мяти..напряжения ошибки поЛКпючен к. ,выходам третьего и четвертого пере.!

744628

Ы ключателей, второй вход блока памяти напряжения ошибки соединен с выходом логического элемента И-ИЛИ, а выход— с третьим входом дополнительного блока сравнения и с третьим входом блока сравнения °

На чертеже представлена блок-схема интегратора.

Интегратор содержит первый интегрирующий усилитель 1, второй интегрирующий усилитель 2, инвертор 3, блок определения знака 4, блок сравнения 5, блок управления б, реверсивный счетчик 7, цифро-управляемую проводимость 8, сумматор 9, логический элемент.И-ЙЛИ 10, первый дополнительный инвертор 11, дополнительный сумматор 12, второй дополнительный инвертор 13, дополнительный блок сравнения 14, йервый, второй, третий, четвертый, пятый, шестой переключатели 15, 16, 17, 18, 19, 20, дополнительный переключатель 21, источники опорного напряжения U« U< 22, 23, коммутатор каналов 24,блок памяти напряжения ошибки 25, входную шину 26 входного сигнала U„, шину 27 выходного сигнала 11

Интегратор работает следующим образом.

При входном сигнале U 0 на входной шине 26 (интегратор включен) на . счетчике 7 записан код 1000...0.

Напряжение на выходе цифро-управляемой проводимости 8 будет пропор--"""" циЬнально произведению значения этого кода (так же как и для значения любого другого кода на ее входе) на значение опорного напряжения U цифро-управляемой проводимости 8, Напряжение с выхода цифра-управляемой проводимости 8 поступает на сумматор 9, к которому для компенсации ненулевого начального значения подключен второй источник опорного напряжения 23.

Предположим, что-, начиная с начального момента времени, входное напряжение Uq интегрируется интегрирующим усилителем 1 или усилителем 2, что не имеет принципиального значейия). При этом на управляющих входах переключателей 15, 18, 16 и 17 управляющий сигнал имеет такое значение, что сигнальные цепи переключателей

15, 18 разомкнуты, а переключателей

16, 17 замкнуты.

Блок определения знака 4 по сигналам на его входе с общей точки сигнальных цепей переключателей 17, 18 и инвертора 3 через управляющие входы переключателей 19, 20 замыкает сигнальные цепи одного из этих переключателей таким образом, что на их общей точке получается напряжение одного определенного знака, т.е. фор†мируется модуль интеграла входного ,,напряжения U„.

f0

Через инвертор 3, восстанавливаю. щий фазу проинтегрированного входного сигнала, измененную íà 180О интегрирующим усилителем 1, проинтегрированный входной сигнал поступает на сумматор 9, на выходе которого образуется алгебраическая сумма напряжений, поданных на его вход.

Как только напряжение с общей точки сигнальных цепей переключателей.

19, 20 сравнивается с первым опорным напряжением U< источники 22 на входе блока сравнения 5, на его выходе сформируется импульс, возбуждающий блок управления б и переводящий реверсивный счетчик 7 в ближайшее состояние по (+) или по (-) к счетной единице в зависимости от управляющего . сигнала с блока определения знака 4.

В соответствии с новым кодом на выходе реверсивного счетчика 7 меняется значение напряжения на выходе цифро-управляемой проводимости 8 и соответственно на выходе сумматора 9 (выходная шина 27 результирующего напряжения U ), При одновременном переключении переключателей 15, 16, 17, 18 на время перключения прерывается интегрирование входного сигнала.

Для исключения этого целесообразНо организовать последовательность переключений переключателей следующим образом. При интегрировании входного сигнала интегрирующим усилителем 1 переключатель 16 должен начать переключаться раньше, чем переключатели 15, 17, 18. При интегрировании входного сигнала усилителем 2 переключатель 15 должен начать переключаться раньше, чем переключатели 16, 17, 18.

Оптимальный промежуток времени, на p:oòîðûé раньше должен начать переключаться соответствующий переключатель, t = tnep где tnep — время переключения переключателя. В этом случае к моменту начала выключения, например, усилителя 1 усилитель 2 включится (т.е. включаются и выключаются сигнальные цепи переключателей 15 и 16) и за время дзр, пока разомкнется сигнальная цепь переключателя 17 и замкнется цепь переключателя переключения 18, на его выходе уже будет напряжение

П х ° toe

ЬЦ

/ где t — постоянная времени интегрирующих усилителей 1,2.

Благодаря такой последовательности переключений переключателей входной сигнал U интегрируется непрерывно. Разрыв непрерывности в общей точ ке сигнальных цепей переключателей

17 и 18 кажущийся, так как после окончания процесса переключения в этой точке восстанавливается истин- . ное значение интеграла от входного

744628

6 напряжения, а ближайшее значение на- пряжения на выходе сумматора 9 поддерживается аналоговым запоминающим устройством, включающим в себя счетчик 7 и цифро-управляемую проводимость 8. — К—

Ux

Uy, т=;т

U t

Нх 3 их

= T T

U»t U»t K Uv, t — — К t

Ux Uy, Сигнал с выхода блока сравнения 14 поступает на вход блока управления 6.

Блок управления б по сигналам с выходов блоков сравнения 5 и 14 через логический элемент И-ИЛИ 10 формирует необходимую последовательность управляющих сигналов переключателей

15, 16, 17, 18 с требуемыми временными характеристиками.

Интервал времени t можно регулировать в любых пределах изменением

Формирование указанной последова-! тельности переключений с заданием необходимых интервалов времени не должно зависеть от полярности и амплитуды входного сигнала. В противном случае устройство удастся настроить лишь для одного какого-то определенного значения входного сигнала.

На выходе инвертора 11 формируется всегда отрицательное значение входного сигнала U . Для этого при положительном входном сигнале сигнальная цепь переключателя 21 разомкнута управляющим сигналом с блока определения знака 4, при отрицательном входном сигнале U>сигнальная цепь переключателя 21 замкнута;

По каналу входного сигнала Ux на шине 26 сумматор 12 имеет коэффициент передачи равный К, по каналу первого опорного напряжения с источника 22 коэффициент передачи равен единице . Напряжение на выходе сумматора 12 равно — (U< -К Ux), на выходе инвертора 13, формирующего необходимую фазу сигнала на входе блока сравнения 14 U Ê U„.

Докажем, что если опорное напряжениЕ на входе блока сравнения 14 равно 0» -К Ux, то промежуток Времени t = Т-Т „ где Т вЂ” время, эа которое напряжение на выходе интегрирующего усилителя 1, или 2 достигнет значения U -KUx, не зависит от входного сигнала U Т вЂ” время одного цикла интегрирования, т.е. время, за которое напряжение на выходе интегрирующего усилителя 1 или 2 изменится от нуля до U -значения опорно» го напряжения сравнения с выхода источника 22 на входе сравнивающего устройства 5.

U» Т U» T

U .-KU

<х значения К и в том числе сделать его

I рав ным ф. =К °

Коммутатор каналов 24 поочередно подключает шину 26 входного сигнала

U„ ïî сигналам с блока управления б

Через логический элемент И-ИЛИ 10 к первому или второму интегрирующим усилителям 1, 2. Один из интегрирующих усилителей 1, 2 который в данном цикле интегрирования интегрирует входной сигнал, подключается к шине

26, другой — отключается от шины 26.

Конденсатор в цепй обратной связи отключенного интегрирующего усилите,ля 1 или 2 начинает разряжаться через замкнутую сигнальную цепь переключа теля 15 или 16. Начальное эначейие напряжения, с которого конденсатор начнет разряжаться, известно и равно первому опорному напряжению U èñòî÷20:ника 22 на входе блока сравнейия 5, т.к. момент сравнения первого опорного напряжения на входе сравнивающе- го устройства 5 с выходным напряжением соответствующего интегрирующего усилителя определяет конец цикла интегрирования. Постояиная времени интегрирующих усилителей t также известна, поэтому известно и время, эа которое соответствующий конденсатор

30 интегрирующего усилителя должен разрядиться до нуля.

Блок управления б формирует укаэанный промежуток времени, в конце которого размыкает сигнальную цепь

3$ соответствующего переключателя 15 или 16.

Соответствующий интегрирующий усилитель 1 или 2 переходит в режим хранения остаточного значения напряже40 ния на конденсаторе, отличие которого от нулевого значения представляет .собой напряжение ошибки, вызванное различнымн дестабилизирующими факторами.

Напряжение ошибки переписывается через переключатель 17 или 18 в блок памяти напряжения ошибки 25, после чего соответствующий интегрирующий усилитель 1 или 2 готов к интегрированию входного сигнала Нх на шине 2b .

Выход блока памяти напряжения, ошибки 25 подключается ко входам блоков сравнения 14 и 5.

Полярность и величина корректирующего напряжения, ошибки на входах блоков сравнения 14 и 5 такова, что значение напряжения огибки соответствующего интегрирующего усилителя 1 или 2

:,компенсируется.

Таким образом поочередно измеряют60 ся напряжения ошибки интегрирующих усилителей 1 или 2, которые в общем . отличаются друг от друга, и в те циклы интегрирования, в течение которых соответствующий интегрирующий усили65 тель 1 или 2 интегрирует входной сиг744628 в нал U нHа ш и н е e 2266, происходит компенсация соответствующего сигнала ошибки интегрирующего усилителя 1 или 2 соответствукнаим компенсирующим напря жением.

Порядок функционирования блока памяти напряжения ошибки 25 определяется управляющими, сигналами с блока управления 6 через логический элемент И-ИЛИ 10.

Благодаря указанной коррекции время 1пе не зависит от влияния различных дестабилизирующих факторов. Попутно повышается точность интегрирования эа счет компенсации ошибки интегрирующих усилителей 1 или 2 на входе блока сравнения 5.

Использование новых элементов— коммутатора каналов, корректора ошибки выгодно отличает предлагаемый интегратор от укаэанного прототипа, т.к. исключаются ошибки интегрироваf ния, связанные с временным и температурным дрейфом напряжения смещения

" нуЛя и входного тока интегрирующих усилителей, со старением компонентов (операционных усилителей, резисторов, конденсаторов), с температурным гистериэисом конденсаторов интегрирующих усилителей, с зависимостью параметров компонентов от внешних условий (температура, влажность, давление, радиация), т.е. предлагаемый ин— тегратор самоподстраивается и самокалибруется, что принципиально важно при интегрировании длительных про цессов, для интегрирования которых предназначен предлагаемый интегратор, когда профилактическая подстройка и подрегулировка исключены и (или)

5 при интегрировании относительно коротких процессов, когда присутствие оператора исключается (атомные реакторы, ракеты и другое специальное сборудоа ванне) .

Формула изобретения

Интегратор по авт. св. 9 553630, отличающийся тем, что, с целью повышения точности интегрирования при воздействии дестабилизирующих факторов, в него введены коммутатор каналов н блок памяти напряжения ошибки, при этом один вход коммутатора каналов подключен к входной шине, другой вход — к выходу логического элемента И-ИЛИ, а выход коммутатора каналов подключен ко второму входу первого интегрирующего усилителя и ко второму входу второго

2> интегрирующего усилителя., первый вход блока памяти напряжения ошибки подключен к выходам третьего и четвертого переключателей, второй вход блока памяти напряжения ошибки соединен

30 с выходом логического элемента И-ИЛИ, а выход — с третьим входом дополнительного блока сравнения и с третьим входом блока сравнения.

744628

Тираж 751 Подписное

ЦНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Закаэ 3664/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4

Составитель С. Белан

Редактор В. Левятов Техред Я.Бирчак Корректор Ю. Макаренко