Логический процессор

 

1

О П И С i =й--ЕИЗОБРЕТЕН ИЯ

Союз Советских

Социвпистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6) ) Дополнительное к авт. свил-ву— (22) Заявлено 29.11.7 "{21) 2549238/18-24 (5 l ) М. Кл.

G 06 F 15/00 с присоединением заявки .%— тооудерстееииый комитет

СССР (23) Приоритет— оо делам изебретаиий и открытий

Опубликовано 07.07.80. Бюллетень М25 (ДЯ) УДК 681,14 (088,8) Дата опубликования описания 1 0.07.80

В. Г. Петрухин (?2) Автор изобретения (?I) Заявитель (54) ЛОГИЧЕСКИЙ ПРОЦЕССОР

Изобретение относится.к области вычислительной техники и может быть использовано в устройствах для передачи и обработки информации.

Известно логическое ЗУ, $1), содержащее блок памяти, входной регистр, адрес но-числовой регистр, регистр адреса и выходной регистр.

Недостатком этого устройства является многотактное выполнение и ограничентo ное число типов выполняемых логических операций.

Известно также логическое ЗУ 2, содержащее блок памяти с дешифраторами причем к адресным входам блока па1

15 мити подключены выходы регистра адреса, а к информационным входам - выходы .мультиплексоров, регистры слова, выходы одноименных разрядов которых подключены к управляющим входам мультиплексов, информационные входы последних соедине» ны с шинами управления. В атом устрой стве возможна параллельная логическая обработка запоминаемой информации.

В качестве обрабатывающих элемен тов используются мультиплексоры. Принцип их использования основан на воэможности реализации на выходе мультиплексора .. произвольной логической функции тт1 аргу ментов-управляющих входов мультиплексора. При этом выбор логической функ» ции производится в информационных входов, необходимое число которых - 2

tA

iB таком устройстве при подаче управляющих сигналов над всеми разрядами регистров выполняется идентичная логическая операция; неэффективно используется логическое ЗУ в качестве оперативной памяти устройств передачи и обработ ки информации, в том числе в групповых (многоканальных) устройствах пе едачи информации (процессорах связи) 1 3 .

Это ограничивает возможность его применения s групповых устройствах передачи инфосииации.

Пелью изобретения является расширение области применимости устройства за счет создания возможности различной ло»

3 7465 гической обработки разноименных разрядов запоминаемого слова.

Эта цель достигается тем, что в устройство, содержащее блок памяти, регистр адреса, 7 основных мультиплексоров, 1

5 основных регистров по 2 .разрядов кажцый. Выходы основных мультиплексоров подключены к информационным вхоцам блока памяти, управляющие входы g -го (j=1, ... Z ) основного мультиплексора подключены к выходам ) -х разрядов .основных регистров, входы j -х разрядов к -го (К=l... д -1) основного регистра подключены к выходам J -х разрядов (К+ 1 ) -го основного регистра, 15 входы регистра адреса являются управ-ляющими входами устройства, дополнительно введены модификатор адреса, 11 дополнительных регистров по 2 разрядов, каждый, Z.. дополнительных мульти- 2о плексоров; блок управления записью в основные и дополнительные регистры, с переключателей, элемент И. Управляющие входы j -го (J -l,..., Z) дополнительного мультиплексора подключены и выходам -х разрядов 2 основных ре-

I гистров, входы g -х разрядов Й -го (g-2, . ..й -1 ) дополнительного регистра подключены к выкодам j -х разрядов (+1)-го дополнительного регистра, 5-й информационный вход (S-l,...и -1)-ro основного мультиплексора подключен к выходу j -го разряда (Ъ+1)-го дополнитель ного регистра,П -й информационный вход

J -го основного мультиплексора подклюс чен к выходу -го разряда 1-го дополнительного регистра. Первый информационный вход первого дополнительного мультйплексора пбдключен к выходу элемента

И, первый информационный вход g -го дополнительного мультиплексора (g=2,... ) - к выходу (g-1)-го разряда перво го дополнительного регистра, р -й

;(p-2,...,r) ) информационный вход -го до- . полнительного мультиплексора подключен к выходу ) -го разряда р-ro дополнительного регистра. Вход первого разряда й-го дополнительного регистра подключен к выходу элемента И, вход g -го разряда (2, ...,«) -го цополнительного регистра под- 50 ключен к выходу (-1)-го разряда цервого дополнительного регистра. Вход ) -ro разряда (-1, ... « )m- ro основного регистра подключен к первому выходу

-го переключателя. Первый вход j -t î переключатели подключен к выходу 1 -го разряда блока памяти, второй выход j -го пеоеключателя (g l,..., z -1) подключен к выходу (У+1)-го дополнительного мультиплексора. Второй выход;» -го переключателя подключен к выходу пер-! вого цополнительного мультиплексора.

Управляющие входы всех переключателей подключены к первому выходу блока управления записью в основные и допоп« чительные регистры. Первый вход элемента И подключен к выходу z-го разряда первого дополнительного регистра, второй вход - ко второму выходу блока управления записью в основные и дополнительные регистры. Первый вхоц модификатора адреса - к выходу регистра адреса, второй вход — к третьему выходу блока управления записью в основные н дополнительные регистры. Управляющий вход блока памяти подключен к выходу модификатора адреса, а выходы первого дополнительного регистра являются выходами процессора.

Структурная схема логического процессора приведена на фиг, 1.

Логический процессор содержит блок памяти 1, модификатор адреса 2, регистр адреса 3, основные мультиплексоры 4, основные регистры 5, дополнительные регистры 6, дополнительные мультиплексоры 7, переключатели 8, элемент И 9, блок 10 управления записью в основные и и дополнительные регистры.

В режиме выполнения логических операций процессор работает следующим образом. С выходов блока памяти 1 управзияющая информация записывается в регистры 6 через переключатели 8 последовательно, начиная с первого дополнительного регистра, причем запись должi на проводиться в слецующей послецовательности: из у, -го разряда блока памяти 1 управляющая информация записывается в К+1 разряд первого дополнительного регистра 6, откуда она поступает в

К+2 разряд последнего, прецпоследнего и другик дополнительных регистров 6.

Иэ предпоследнего разряда блока памяти 1 информация записывается в последний разряд первого и: через элемент И

9 в первый разряд остальных дополнительных регистров 6, а в первый разряд первого и второй разряд остальнык до-полнительных регистров 6 — иэ последнего разряда блока памяти 1 через переключатель 8. При записи управляющей информации мультиплексор 7 настраивается на отключение его выходов от вкодов первого дополнительного регистра 6. По окончании режима записи управляющей

746531 6 информации прекращается подача импульсов сдвига (тактовых импульсов) на элементы дополнительных регистров (на схеме тактовые сигналы не показаны). По окончании настройки на информационных входах мультиплексоров 4 установлены коды выполняемых логических операций, причем коды для каждого мультиплексора могут быть различными.

По окончании настройки блок 10 пе- 0 реключает процессор на режим записи обрабатываемой информации в регистры

5 и на выполнение логических операций.

Операнды из основных регистров поступают на управляющие е"ходы основных мультиплексоров, на выходах которых образуются результаты логических операций, Эти результаты записываются в блок памяти.

Таким образом, над разноименными разрядами операндов могут выполняться разные логические операции. .Для работы в режиме многоканальной обработки информации осуществляется за ись настроечной информации в ос25 новные регистры 5, которые устанавливают мультиплексоры 7 на функции связи разрядов дополнительных регистров и одновременно подключают выходы определенных регистров 6 к информационЗО ным входам блока памяти через мультиплексоры 4 для записи информации из дополнительных регистров в блок памяти при поканальных прерываниях. Запись обрабатываемой информации осуществляет35 ся в регистры 6 через первый дополнительный регистр 6, выходы которого являются выходами устройства. Таким обра зом, дополнительные ре гистры образуют общий регистр сдвига, выходные разря40 ды которого могут быть соединены непосредственно или между .каждым из них может быть включено от одного non-1 разрядов через мультиплексоры 7 . Чтение информации при прерываниях осущест45 вляются из разрядов > +, (где i -обра-. батываемые разряды, а 5 - число слов блока памяти; отводимых для хранения состояний информационного регистра,(L

1. Состояние первой группы (одно слово блока памяти) обрабатываемых разрядов из блока памяти записывается в пер55 вый дополнительный регистр 6.

2. Состояние первого дополнительного регистра выдается на выход процессора (в арифметико-логический блок устройства обработки информации, где над ним выполняются необходимые операции) .

Одновременно осуществляется чтение второй группы обрабатываемых разрядов из блока памяти.

3. Сдвиг информации в дополнительных

:регистрах и запись второй группы обраба:тываемых разрядов в первый дополнительный регистр.

При этом информация из первого до полнительного регистра переписываеся в последующие разряды последнего дополнительного регистра.

Операции 2 и 3 выполняются t - 1 раз, после чего все обрабатываемое слово записано в регистр 6.

4. Состояние первого дополнйтельного регистра выдается на выход устройства.

5. Информация в регистрах 6 сдвига« ется для получения нового состояния.

Операции 4, 5 повторяются К-2 раз (где К-число тактов сдвига в цикле обработки информации одного канала).

6. Состояние для обработки в цикле

К-Р устанавливается на выходе первого дополнительного регистра. Одновременно осуществляется запись пОлученного состояния из этого регистра в блок памяти для хранения этого состояния во время прерывания для обработки последующих каналов.

7. Информация сдвигается в регистрах для получения нового состояния. Опера ции 6, 7 повторяются В -, 1 раз.

8. Состояние для обработки информации в цикле К устанавливается на выходе первого регистра и одновременно осуществляется запись состояния в блок памяти.

После окончания операции 8 состояние дополнительных регистров будет записано в блок памяти и может быть использовано при выходе из прерывания, а процессор подготовлен для обслуживания следующего канала, начиная с первой операции. цикл работы процессора при многоканальной обработке информации поясняется временными диаграммами, изображенными на фиг. 2 . Фиг. 2a — цикл обработки информации в известных устройствах - и 2б - временная диаграмма работы процессора при $-3, где ЗАПзапись в ОЗУ состояния регистра для об« работанного канала, ЧТ - чтение и запись в регистр его состояния для кана7465 3 ла (t4 ), подлежащего обработке, 1 К, операции обработки слов со сцвигом, Модификатор адреса служит для образования адресов Д„„ до К + „ (где ММ11 номер обрабатываемого канала) обеспечивая процесс разделения оЬного информационного слова на несколько слов и обратный процесс. Модификатор может быть: выпсанен в вице сумматора, производящего вычисления адресов по правилу

1О

А-A<+Const,, где соде изменяется от

1 до В-1.

Таким образом, предлагаемый ло1 ический процессор обеспечивает многоканальную обработку информации, совмещая опе-.

15 рации обработки информации с операциями записи информации в регистры процессора при выходе из прерываний и операциями чтения информации из регистров в блок памяти при вхождении в прерывания. Кроме того, процессор одновременно обеспечивает выделение обрабатываемых разрядов информационных слов, не затрачивая времени на эти операции, и осуществляет хранение обрабатываемых

25 слов не одним словом блока памяти, а йесколькими, что позволяет сократить оборудование. При и дополнительных регистрах с разрядностью Я могут обрабатываться слова с разрядностью до п4при разрядности устройства обработки A .

Формула изобретения

Логический процессор, содержащий; блок памяти, регистр адреса, ", основных мультиплексоров, m основных регистров по K разрядов каждый, причем выходы основных мультиплексоров подключены к @ информационным входам блока памяти, управляющие входы j -го () =1,..., х) основного мультиплексора подключены к выходам -х разрядов основных регистров, входи j -x. разрядов К -го (y,--1, 45 ...,1т1-1) основного регистра подключены к выходам j- -х разрядов (К+1)-го основного регистра, входы регистра ацреса яыюбтся уйфйМяющимй входамй" логического процессора, о т л и ч а ю щ и й-i 56 с я тем, что, с целью расширения области применения процессора за счет создания возможностй различной логической обработки разноименных разрядов запоми- йаемого слова, в него дополнительно вве- 55 цены модификатор адреса, и дополнительных регистров по М. разрядов каждый, 2 дополнительных мультиплексоров, блок ф.-.Г

8 управления записью в основные и дополнительные регистры, z переключателей и элемент И, причем управляющие входы

j -го (j -1,...., z) дополнительного мультиплексора подключены к выходам

} -х разрядов 2 основных регистров, входы j -х разряцов 1 -го (6=2,...,о -1) дополнительного регистра подключены к выходам J -х разрядов (ф+1)-го дополнительного регистра, 5 -й информационный вход (5=1,...,n--1)-го основного мультитиплексора подключен к выходу J -го разряда (6+1)-го дополнительного регистра, rt-й информационный вход j -го основного мультиплексора подключен к выходу

1 -го разряда 1-го дополнительного регистра, первый информационный вход первого дополнительного мультиплексора подключен к выходу элемента И, первый информационный вход р-го дополнитель.ного мультиплексора ф-2,..., 2.) подключен к выходуд-1)-го разряда первого дополнительного регистра,р-й (р-2, ...,11) информационный вход > -го дополнительного мультиплексора подключен к выходу j -го разряда р -го до- . полнительного регистра, вход ttepaoro разряда. A --го доцолнительного регистра подключен к выходу элемента И, вход

g -го разряда {g=2,..., Z) -го дополнительного регистра подключен к выходу (g-1)-to разряда первого дополнительного регистра, вход g -го разряда (g -l, ..., 2 )frt-го основного регистра подключен к первому выходу j -го переключателя, первый вход J -t.o переключателя подключен к выходу j -го разряда блока памяти, второй выход у -ro переключателя (У-1,..., z-1) подключен к выходу (у +1)-го дополнительного мультиплексора, второй выход Z -го переключателя подключен к выходу первого дополнительного мультиплексора, управляющие входы всех переключателей подключены к первому выходу блока управления записью в основные и дополнительные регистры, первый вход елемента И подключен к выходу у.-го разряда первого дополнительного регистра, второй вход ко второму выходу блока управления записью в основные и дополнительные регистры, первый вход модификатора адреса подключен к выходу регистра адреса, второй вход - к третьему выходу блока управления записьк в основные и допол нительные регистры, адресные входы блока памяти подключены к выходам модификатора ацреса, выхоцы первого дополни l4653i тельного регистра являются выходами процессора.

Источники информации принятые во внимание ири экспертизе .

1. Авторское свидетельство СССР

l4 511628 кл. G 11 С 15/00, 1974.

- 2. Авторское свидетельство СССР

% 501421, кл. G 11 С 15/00, 1972.

3. Усольцев А. Г., Кислин Б. П. Сопряжение дискретных каналов связи с

ЭВМ. М., "Связь», 1973 (прототип). !

746 531

Составитель А. Шмид

Редактор Л, Утехина Техред Х<.Кастелевич Корректор B. Бутягa

Заказ 3949/39 Тираж 751 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент, г. Ужгород, ул. Проектная, 4