Постоянное запоминающее устройство

 

па1ен. " УФ

О и Ф .А."ая„ е

ИЗОБРЕТЕН ИЯ

Союз Советских

Социалистических

Республик

««746731

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 30.12.77 (21) 2562834/18-24 (51) М. Кл. с присоединением заявки №вЂ”

/ (23) Приоритет—

G 11 С 17/00

Государственный комитет

СССР по делам наевретеннй н открытнй

Опубликовано 07.07.80. Бюллетень №25

Дата опубликования описания 17.07.80 (53) УДК 628.327..6 (088.8) А. 3. Иванников, А. Д. Кравцов, С. С. Глебов и В. В. Буздин (72) Авторы изобретения (71) Заявитель (54) ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЛСТВО

Изобретение относится к области вычислительной техники и предназначено для многократной записи, хранения и многоразового считывания информации произвольно большого объема.

Известно постоянное запоминающее устройство (ПЗУ), содержащее накопитель, построенный на элементах на халькогенидных стеклах, и дешифратор-формирователь, выходы которого соединены со входами накопителя (1) .

Недостатками устройства являются необходимость перестройки функциональной схемы при увеличении емкости накопителя, что требует введения внешних устройств коммутации выходных выводов ИМС и формирования по величине и длительности информационных сигналов при записи программы в накопитель, а также значительная потребляемая мощность.

Наиболее близким по технической сущности к изобретению является ПЗУ, содержащее матричный накопитель, первые входы которого соединены с выходами входного дешифратора, а также выходной усилитель и выходной дешифратор (2).

Недостатками ПЗУ являются одноразовое программирование и высокая мощность потребления на единицу информации, особенно в режиме записи, что ухудшает температурный режим кристалла, накладывает повышенньте требования на размеры элементов, изоляцию между ними и усложняет технологию изготовления кристалла, а также длительное время программирования.

Цель изобретения заключается в повышении быстродействия ПЗУ и его надеж10 ности.

Ъ

Поставленная цель достигается тем, что в ПЗУ, содержащее накопитель, первые входы которого подключены к выходам входного дешифратор а, выходной дешифратор и блок выходных усилителей, введены коммутатор тактовых сигналов разрядный формирователь, блок задания режимов записи и считывания, дополнительный дешифратор, селектор считываемого слова и формирователь информационных сигналов, выходы которого подключены ко вторым входам накопителя, входы формирователя информационных сигналов соединены с соответствующими входами дополнительного дешифратора, выходного дешифратора и с первым и вторым вы746731

3 ходами блока задания режимов записи и считывания, третий выход которого через разрядный формирователь подключен к третьим входам накопителя и ко входу селектора считываемого слова, выходы которого соединены с соответствующими входами блока выходных усилителей. Выходы дополнительного дешифратора подключены к соответствующим входам разрядного формирователя, выходы выходного дешифратора — к соответствующим входам селектора считываемого слова, а четвертый выход бло- в ка задания режимов записи и считывания через коммутатор тактовых сигналов — к одному из входов входного дешифратора.

Структурная схема предлагаемого программируемого ПЗУ изображена на чертеже.

Первые входы накопителя 1 соединены с выходами входного дешифратора 2, вторые — с выходами. формирователя информациойныМ" сигналов 3, ко входам которого подсоединены два выхода блока задания режимов записи и считывания 4, входы выход- щ ного дешифратора 5 и входы дополнительного дешифратора 6. Третьи входы накопителя 1 соединены с выходами разрядного формирователя 7 и со входами селектора считываемого слова 8. Выходы дешифратора 5 подсоединены ко входам селектора 8.

Выходы селектора 8 подключены ко входам блока выходных усилителей 9, выходы которого объединены со входами дешифратора 6. Выходы дешифратора 6 соединены со входами формирователя 7, ко второму входу которого подключен третий выход блока задания режимов записи и считывания 4 четвертый выход которого связан со входом коммутатора тактовых сигналов 10, выход которого подключен к соответствующему входу дешифратора 2. Предлагаемое ПЗУ работает в режимах записи и считывания информации, а также обеспечивает хранение записанной информации как угодно долго при отключении тока питания.

Приход сигнала логического «О» на вход

«Р» блока задания режимов записи и считывания 4 определяет переход ПЗУ в режим записи информации. Выходной сигнал блока 4 блокирует передачу импульсов синхронизации от входа CI на дешифратор 2 в коммутатор тактовых сигналов 10. Одно- н временно блок 4 вырабатывает сигнал для подготовки к режиму записи дешифратора

6, формирователя 3, а также сигнал запрета адресной выборки слов дешифратором 5, чем перекрывается канал прохождения информационного сигнала с накопителя 1 через селектор 8 и блок выходных усилителей 9.

На выходах блока усилителей 9 устанавливаются в этом случае потенциалы логической единицы, что необходимо для функционирования дешифратора 6, входы которого объединены с выходами блока 9.

Поступающий на входы АΠ— АЗ дешифратора 2 сигнал преобразуется в адресный код, возбуждающий одну из строк накопителя 1. Адресный сигнал выборки разряда подается на входы дешифратора 6 через выводы ВΠ— ВЗ и далее управляет формирователем 7, осуществляющим выбор разряда накопителя 1, в который будет внесена информация, приходящая на вход И блока 4. Одновременно блок 4 вырабатывается сигнал, поступающий на формирователь 3 для формирования из импульса С2 импульса тока, по длительности соответствующего записываемой в ячейку накопителя информации: короткий импульс при записи

«1» и длинный при записи «О».

Для записи информации в накопитель необходимы HopMHpQBBHHbiH по амплитуде и времени действия ток записи, соответствующий записываемой информации и сочетание входных сигналов, определяющих режим записи ПЗУ, и адреса соответствующих ячеек накопителя.

Поступление входного сигнала «1» на вход блока 4 переводит ПЗУ в режим считывания с отключением блоков и цепей, участвующих только при записи информации.

Управляющий сигнал с блока 4 запрещает прохождение сигнала с дешифратора 6 на формирователь 7 и отключает накопитель 1 от токозадающих цепей блока 4 для предупреждения процесса ложной записи информации. Одновременно разрешается работа дешифратора 5, управляющего цепями считывания информации (селектором считываемого слова 8, блоком выходных усилителей 9) и блокируется формирователь 3.

В режиме считывания работа устройства определяется тактовым сигналом Cl, который формируется коммутатором 10. Адресный код, поступающий на входы АΠ— АЗ дешифратора 2, преобразуется дешифратором и за время действия синхроимпульса Cl, которое значительно короче времени записи информации, возбуждает определенную строку накопителя 1. Отсутствие синхросигнала

С1 запрещает адресную выборку строки накопителя. Входной код по входам А4 — А5 дешифратора 5 вырабатывает адресный код выборки селектором 8 необходимых разрядов считываемого слова с возбужденной строки накопителя.

Считанное слово поступает на усилитель

9 и в параллельном коде на выходы ПЗУ

ВΠ— ВЗ. Динамическое считывание слова информации осуществляется только за время действия синхроимпульса CI и обусловлено структурой и режимом работы запоминающих ячеек накопителя.

Функциональня схема ПЗУ универсальна по своей структуре построения и допускает сколь угодно большое увеличение емкости ПЗУ и разрядности считываемого слова без изменения функциональной схемы.

Построение накопителя на запоминающих

746731

5 элементах на халькогенидных стеклах обеспечивает большое число повторных записей и считывания информации с длительным хранением ее при отключении питания ПЗУ.

Предварительная подготовка при считывании информации нужного адреса входным дешифратором и выборкой его с приходом синхроимпульса Cl обеспечивает повышение быстродействия ПЗУ, Введение в функциональную схему ПЗУ формирователя информационного сигнала позволяет из одного входного сигнала С2 формировать два нормированных по величине и длительности сигнала записи «1» или «О». Это позволяет уменьшить общее количество входов ПЗУ.

Введение в функциональную схему ПЗУ блока задания режимов записи и считыва-

Формула изобретения

Постоянное запоминающее устройство, содержащее накопитель, первые входы которого подключены к выходам входного дешифратора, выходной дешифратор и блок выходных усилителей, отличающееся тем, 6 что, с целью повышения быстродействия устройства и его надежности, оно содержит коммутатор тактовых сигналов, разрядный формирователь, блок задания режимов записи и считывания, дополнительный дешифратор, селектор считываемого слова и формирователь информационных сигналов, выходы которого подключены ко вторым входам накопителя, входы формирователя информационных сигналов соединены с соответствующими входами дополнительного дешифратора, выходного дешифратора и с первым и вторым выходами блока задания режимов записи и считывания, третий выход которого через разрядный формирователь подключен к третьим входам накопителя и ко входу селектора считываемого слова, выходы которого соединены с соответствующими входами блока выходных усилителей, выходы дополнительного дешифратора подключены к соответствующим входам разрядного формирователя, выходы выходного де-, шифратора соединены с соответствующими входами селектора считываемого слова, а четвертый выход блока задания режимов записи и считывания через коммутатор тактовых сигналов подключен к одному из,вхо-, дов входного дешифратора.

Источники информации, принятые во внимание при экспертизе

1. MCI-LSI Мемогу Д. А. Т. А ВооК

1976 editiop 10, рр. 113.

2. MCI-LSI Мемогу Д. А. Т. А; ВооК

1976 edition 10, р. 133 (прототип).

«»

,)вф, r

4 а

746731

АР

AI

А2

А3

ÙÂ1 Â2 83

Составитель А. Кравцов

Редактор Л. Утехина Техред К. Шуфрич Корректор М. Шароши

Заказ 3960/45 Тираж 662 Подписное

ЦИНИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4

)