Устройство для деления двоичных чисел

 

А Н И Е (ii 74841()

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскик

Социалистическик

Республик

* I т г

° ". «Ã (61) Дополнительное к авт. свид-ву (22) Заявлено 04.05.78 (21) 2612109/18-24 (5! )М. Кл.

G 06 F 7/39 с присоединением заявки .%

Г6щдерстеенкый комитет (23) Приоритет— (53) УДК 681.325..57 (088.8) ао делам изобретений

" и открытий

Опубликовано15.07.80. Бюллетень J%26

Дата опубликования описания 17.07.80

В, Ф. Евдокимов, А. И, Стасюк, В. Н. Белецкий и Л И. Ту-зенко (72) Авторы изобретения

Институт электродинамики AH Украинской ССР (7I) Заявитель (54) УСТРОЙСТВО lUIH ДЕЛЕНИЯ ДВОИЧНЫХ ЧИСЕЛ

Изобретение относится к области вычислительной техники и может быть использовано автономно, либо в составе универсальных или специализированных цифровых машин.

Известны устройства для деления чи5

can j1), )2), содержащие сумматор, регистры делимого и делителя, устройство управления. Известные устройства обеспечивают нахождение частного, делимого

10 и делителя путем представления вычислительного процесса в виде последовательности шагов.

Из известных устройств наиболее близким по своей технической сущности к изобретению является устройство, описанное в j3), включающее три параллельных сумматора на И разрядов, первый из которых дополнен младшими разрядами в количестве тт - 1, блок формирования знака, вход делителя, вход делимого (3) . Устройство выполняет операцию деления путем последовательной реализации алгоритма определения частного, что и определяет его Относительно невысокое быстродействие.

Белью настоящего изобретения является увеличение быстродействия устройства дпя деления двоичных чисел.

Указанная цель достигается тем, что устройство для деления двоичных чисел содержит три параллельных (т1 +2) разрядных сумматора и блок формирования знака частного, входы которого подсоединены к шине знака делимого и шине знака делителя, (т1 -3) параллельных (тт+2)-х разрядных сумматоров, (т1-1) управляемый и один неуправпяемый (т1+1)-разрядные преобразователи прямого кода в дополнительный, причем выход каждого 1-го разряда $ -го сумматора 1=1,2..., т1, $ =1,2..., h, соединен с первым входом (1+1)-го разряда (j+1)-го сумматора, второй вход (1+1)-го разряда С -го сумматора, Q =2,... и, соединен с соответствующим информационным выходом (1+1)-го разряда С -го управляемого (т1 +1)-разрядного преобразователя прямого кода в о п =3 а делимое — соответственно 20=6 двоичными разрядами.

Устройство содержит блок 1 формирования знака частного, неуправляемый преобразователь 2 кода из прямого в дополнительный, первый управляемый преобразователь 3 кода, второй управляемый преобразователь 4 кода, три параллельных. сумматора 5,6,7, соответственно, вход

8-13 делимого, вход 14-17 делителя, аход 18 знака делимого, вход 19 знака делителя, выход 20 знака частного, выход 21-23 модуля частного. Неуправ,пяемый преобразователь 2 кода состоит, например, иэ генератора 24 единиц, четырех инверторов 25-28, второго генератора 29 единиц, Управляемый преобразователь 3 кода состоит, например, иэ схем 30-33 сложения по модулю два, первые аходы которых объединены между собой и являются управляющим входом преобразователя. Управляемый преобразователь 4 состоит, например, из схем 3437 сложения по модулю два, первые входы которъьх объединены между собой и яв ляютса управляющим входом преобразователя. Первый параллельный сумматор 5 состоит, например, иэ знакового полусумматора 38 и одноразрядных сумматоров

39-42. Второй параллельный сумматор

6 состоит, например из знакового одноразрядного сумматора 43 и одноразрядных сумматоров 44-47. Третий параллельный сумматор 7 состоит, например, из знакового одноразрядного сумматора

48 и одноразрядных сумматоров 49-52.

Входы инверторов 25-28 неуправляемого .преобразователя 2 кодов и вторые одноименные входы схем 30-33 сложения по модулю два первого упррвляемого преобраэоват еля 3 кодови 34-37 второго управляемого преобразователя 4 кодов подключены ко входам 14-17 делителя соответственно. Выходы неуправляемотчз преобразователя 2 кодов, инверторов 2528 подключены к первым входам первого сумматора 5, одноразрядных сумматоров 39-42, вторые одноименные входы которого соединены со входами 8-11 делимого И+1 старшими разрядами. Кроме того, первый вход знакового попусумматора 38 первого сумматора 5 и третий вход одноразрядного сумматора 42 младшего разряда первого сумматора 5 соединень с выходом генератора 24 и

29 единиц соответственно. Выходы первого сумматора 5, одноразрядных сумматоров 39-42 соепннены со вторыми

74841 дополнительный, информационный аход которого подсоединен к (1+1)-й разряд,ной шине делителя, а управляющий вход каждого $ -го управляемого (0+1)-разрядного преобразователя прямого кода в дополнительный, =2,... и, соединен с инверсным выходом старшего знакового разряда 4 -го сумматора, вход (1+1)-го разряда неуправляемого (И+1)-го разрядного йреобраэователя прямого кода в дополнительный, вход которого подсоединен к (i +1)-й разрядной шине делителя, а управляющий вход первого управляемого (ii+1)-разрядного преобразователя прямого кода в дополнительный связан с 15 выходом блока формирования знака частного, второй вход (0+2)-го разряда р-го сумматора (» =3,...0) соединен с выходом (0+1)-го разрядного (г-1)-го сумматора, второй аход (й+2)-го разряда второго сум-20 матора подсоединен к выходу блока формирования знака частного, второй вход

%. --го разряда первого сумматора (4=1„ ..., И,) подключен к k-ой шине делимого, каждый (й+ 0)-ый разряд делителя, 25

3 =n+2, n+,3..., 2И, подключен ко входу . младшего разряда р-го сумматора, Р 2,3,...6, выход йулевого разряда неуправляемого (И+ 1)-разрядного преобразователя иэ прямого кода в дополнительный подсоединен ко входу переноса

" первого сумматора, а также тем, что в устройстве неуправляемый преобразователь прямого кода в дополнитепьный содержит первый и второй генераторы единицы и 35

5 элементов НЕ, причем вход j-го wc-мента HE ()=1,..., И+1) связан с j-ым аходом преобразовагеля, j-ый выход неуправляемого преобразователя прямого кода в дополнительный, выходом нулевого 40 разряда которого является выход первого генератора единицы, выход второго Генератора единицы является (n+1 ) м вы» хбдом неуправляемого преобразователя прямого кода в дополнительный, а также 45 тем, что в нем управляющие преобразователи содержат (и-1) сумматоров по модулю 2, первые входы которых объединены и являются управляющим входом управляемого преобразователя, а вторые аходы яв-50 ляются соответствующими информационными аходами преобразователя, а выходы сумматора по модулю 2 являются соответствующими информационными выходамй преобразователяя.

S5

На чертеже представлена схема устройства для деления двоичных чисел s частном " Случае, когда. делитель представляется

748410

Процесс нахождения искомого вектора при tl--3 может быть представлен в виде

Ь

t)2 à Õ" » 1 1

4 1 г 4Ъ

0 Х-ОХ

Ь -о Р-а )

Ъ 2.

Ъ -a ХЪ

2

О

О

0

ОЕ (2) 1 а а a"

С1.О Q а сР

45 разрядная матрица, представляюшая собой изображение делителя при И=З;

«Х43Н Х, Х" Х ... )(") ;

О =(ЬНО,0 О .,О -"3 разрядные векторы, представля;ющие собой раэ рядное изобра- ° жение неизвестного частного

Х и нуля.

Ь(4) =СОООООЗ

Х

Работа предлагаемого устройства для

v 1Ф, конкретных значений с (.О 1103, ф IO 01 11 10), Х =(0 10103 р

5 одноименными входами второго суммат ра 6 соответственно, со знаковым одноразрядным сумматором 43 и одноразрядными сумматорами 44-46, Инверсный выход 21 знакового полусумматора 38 первого сумматора 5 подключен к первому аходу одноразрядного знакового сумматора 43 второго сумматора 6, управляюшему входу первого управляемого преобразователя 3 кодов и ко второму од- 1О ноименному аходу одноразрядного сумматора 47 младшего разряда второго сумматора 6. Выходы второго сумматора 6, одноразрядных сумматоров 44-47 соединены со вторым одноименным входом третьего сумматора 7 соответственно, со знаковым одноразрядным сумматором 48 и однораз! рядными сумматорами 49-51. Инверсный выход 22 знакового сумматора 43 подключен ко входу второго одноразрядного сум- 20 .матора 48 третьего сумматора 7, к упраиляюшему иходу второго управляемого преобразователя кодов 4, и ко второму одноименному аходу одноразрядного сумматора 52 младшего разряда третьего сумма- 25 тора 7 . Третьи одноименные входы одноразрядных сумматоров 47,52 младших разрядов сумматоров 6 и 7 подключены к ()i+2) и (И+3) иходам 12, 13 делимого соответственно. 30

Работу предлагаемого устройства по/ ясним на примере определения частного .

Х, делимого Ъ и делителя Q предва.— рительно представленных в разрядной форме в виде следуюшей зависимости; 35

4-ax=o (ц ч 1й З

Где 5=(3„b, Ь Ь „, Ь 1 - разрядный вектор, представля40 юший разрядное изображение делимого

flpH этом каждый X вектора )4 опреде ь 1 ляется по выражению

4 Ч 1+1)>p

О)

Х = три, O > <О 1 =1,, -, ) где Ь вЂ” разрядный вектор, определяемый (1+1) на основании зависимости вида

g(1t1) (gH) ((1), (4)

Я(">- величина, принимаюшая значения

2 t3(")

Иэ вы ражения (1) очевидно, что при

;1 = 1, 5 (")= з, Я(1) =2 . Знак частного при этом положителен, если знаки делимого и делителя одинаковы, и отрицателен в противном случае, Поскольку положитель ный и отрицательный знаки делимого и делителя представляются логическим кулем и единицей соответственно, то знак частного. вычисляется на основанйи выражения, SH X= %Ha.3qgq Ъис ън ) (g)

Для конкретных значений о лО,75;

t) =0,46875; X=0,625 или в разрядной форме Ъ (О 11003, 0=(0 01 11 10)

x,(0 101 3 на основании выражений (2),. (3), (4), (5) получим

С1) ", ч() 4 =г

1-1 b " =too«a а Ь = (ooo«3

: . lOIE =(11010Д 1Ь lB =(ИО10) ) . ф ч(Я

Ь =3000O13 Ь =5111o1l

xr

Ч (.д 1=5

Ь = (11О1О3

1ЪЗЕ .=too«o3 то есть устройство фактически срабатывает эа один такт.

Заявленное устройство дпя деления двоичных чисел обладает по сравнению с известными устройствами таким преимуществом, как высокое быстродействие, определяемое временем переходного процесса. Применение заявленного устройст ва автономно или в комплексе с ДВМ позволит существенно расширить их функциональные возможности, например, обеспечить решение задач анализа и синтеза сложных динамических объектов управления, например летательных аппа- ратов, в натуральном масштабе времени.

Заявляемое устройство является, таким образом, объектом, заменяющим извесь ные устройства дпя деления двоичных чисап, являющееся недостаточно эффективным при необходимости решения подобных задач из-за сравнительно невысокого быстродействия.

1, Устройство дпя деления двоичных чисел, содержащее три параллельных (И+2)-разрядиwc сумматора и блок формирования знака частного, входы которого подсоединены к шине знака делимого и шине знака делителя, о т л и ч а ю щ e— е с я тем, что, с целью увеличения бысч родействия, оно содержит (h-3) параллельных (И+2)-х разрядньи сумматоров, (-1) управляемый и один неуправляемый ()i+1)разрядные преобразователи прямого кода в дополнительный, причем выход каждого

1 -го разряда j --го сумматора = 1,2„,д, g =1,2 ... H соединен с первым входом (1+1)-го разряда () +1)-го сумматора, второй вход (1+1)-го разряда с,-го сум- матора, Q,=2,..., q соединен с соответствующим информационным выходом (1+1)-го разряда g-го управляемого (tl+1)-разрядного преобразоватепя прямого кода в дополнитепьный„ информационный вход которого подсоединен к (+1)-й разрядной гггггне делителя, а управляющий вход каждого

$-го управляемого (0+1)-разрядного преобразователя прямого кода в дополнительный, =2... И, соединен с инверсным выходом старшего знакового разряда t-го сумматора, вход (1+1)-го разряда неуправляемого (И+1)-раэрядног"э преобразователя прямого кода в дополнительный, вход которого подсоединен к (1+1)-й разрядной шине делителя, а управляющий вход первого управляемого (+1)-разрядного пре748410 смотренйого выше примера происходит следующим образом. При подаче делимого

Q f 0011110) на входы 18, 3 13 и делитепяЬ(0 110.) на входы 19,14-17 на выходе преобразователя кодов 2 по выражению (5) образуется величина ф =(1 10 101, в дополнительном коде поступающая на первый вход перво го сумматора 5, на второй одноименный вход которого поступают значения стар- rÎ ших разрядов делимого 4 ЦО 0111)

На выходе первого сумматбра 8 по выраению (4) образуется разрядный вектор =(0 0011), который поступает на второй одноименный вход второго сумма- И тора (6), на первый вход которого с выходов управляемого преобразователя кода 3 в зависимости от знака вектора 6< > поступает величина ® = fl 10 10) . В это же время на выходе 21 знакового 20 попусумматора 5 по выраж нию (3) îïðå/ депяется старший разряд частного Х=1, Далее на выходе второго сумматора 6 по выражению (4) образуется разрядный вектор jl 1101), а на выходе 22 знакового сумматора 43 второго сумматора 5 по выражению (3) определяется следующий разряд частного = o . Да-. ч 1 лее разрядный вектор ф (11 101 по- . ступает на вход третьего сумматора 7, наЗО первый вход которого с выходов управляемого преобразователя кодов 4 в зависимос-* ч, ти от знака вектора ф по выражению (5) поступает величина(с !1 =(О 0110) в прямом или в дополнительном коде соответственно, на выходе третьего сумматора по выражению (4) образуется вектор

О =(0 0000), а на выходе 23 знакового сумматора 48 третьего сумматора 7 по выражению (3) определяется младший щ разряд частного который в данном слуt чае равен единице X =L Таким образом, на выходах 21-23 попучимм модуль часткого. Знак частного определяется по выражению (6) на выходе 20 бпока форми. рования знака 1.

Применение новых элементов И-3 параплепьных (и+2) — разрядных сумматоров, и-1 управляемый и один неуправляемый (И+1) разрядных преобразоватепей gg кодов, а также организация трех параллельных сумматоров на И+2 разряда и напичие новых связей между элементами выгодно отличает предлагаемое устройство дпя деления двоичных чисел от указанного прототипа, так как в предлагаемом устройстве существенно увеличивается бъстродействие; Оно определяется здесь только временем переходного процесса, Формула изобретения

ЦНИИПИ Заказ 4240/36 Тираж 751 Подписное

ФиЩал ППП Патент», г. Ужгород, ул. Проектная, 4

9 7484 образователя прямого кода и дополнительный связан с выходом блока формирования знака частного, второй вход {}}+2)-го разряда г-го сумматора (}"=3,...Ь ) соединен с выходом (} +ф-го разрядного 4 -1)-го сумматора, второй вход (и+2)-го разряда второго сумматора подсоединен. к выходу блока формирования знака частного, второй вход. k-го разряда первого сумматора (3ч 1,... И) подключен к К-ой шине делимо-,о го, каждый (и+ C) ый разряд шин делителя, ь }}+2 }т+3; ... 2}ч, подключен ко входу младшего раз яда р-ro сумматора, P 2,3... }}, выход нулевого разряда неуправляемого {8+1)-разрядного пре- 15 образователя прямого кода в дополнитель- ный подсоединен ко входу переноса первого сумматора.2. Устройство для деления двоичных чисел по п. 1, о т.л и ч à io ш е е с я 20 тем, что в нем неуправляемый преобразователь прямого кода в дополнительный со держит первый и второй генераторы ею нины и } } элементов НЕ, причем вход };го элемента НЕ (j =1,..., И+1) связан с Р- 2s

-йм входом преобразователя, j -ый выход неуправляемого преобразователя прямого . кода в дополнительный, выходом нулевого

10 разряда которого является выход первого генератора единицы, а выход второго генератора единицы является (5+9-м вь,ходом неуправляемого преобразователя прямого кода в дополнительный.

3. Устройство для деления двоичных чисел по п 1, о,т л"й.ч а ю ш е е с я тем, что в нем уира;вляюшив преобразователи содержат (} }-1) сумматоров по мо;дулю 2, первые входы,KOTopblx обьединены и являются управляюшим входом .управляемого преобразователя, и вторые входы являются соответствуюшими информационными входами преобразователя, а выходы сумматора по модулю 2 являются соответствуюшими информационными выходами .преобразователя.

Источники информации, принятые во внимание при экспертизе — 1. Авторское свидетельство СССР

И 512469, кл. G 06 Р 7/52, 1974.

2. Майоров С. А., Новиков T И.

Принцип организации цифровых машин, Л, . Машиностроение., 1974, с. 304-307, 3. Авторское свидетельство СССР .М 511507, кл. G 06 Р 7/52, 1974 (прототип).