Способ изготовления полупроводниковых приборов

 

СПОСОБ ИЗГОТОВЛЕНИЯ ПОЛУПРОВОДНИКОВЫХ ПРИБОРОВ с боковой диэлектрической изоляцией, включающий операции термического окисления, нанесение диэлектрического слоя, селективное травление по отношению к окислу кремния, вскрытие окон в диэлектрических слоях, легирование для формирования базовой и эмиттерной областей, металлизацию, отличающийся тем, что, с целью повышения качества изготавливаемых приборов и процента выхода годных, после операции термического окисления и вскрытия окон в окисле формируют базовую область, наносят диэлектрический слой и проводят вскрытие в нем окон под эмиттер так, что окна в термическом окисле и диэлектрическом слое перекрещиваются, после чего осуществляют легирование для формирования эмиттерной области.

Данное изобретение относится к области микроэлектроники и может быть использовано в технологии изготовления интегральных схем с диэлектрической изоляцией. Известен способ изготовления интегральных полупроводниковых схем, в котором изоляцию структур осуществляют комбинированным способом (p-n-переходом и диэлектриком), что не позволяет формировать пристеночные области (базу и эмиттер). Наиболее близким техническим решением к настоящему изобретению является способ изготовления интегральных схем с боковой диэлектрической изоляцией, включающий операции термического окисления, нанесения диэлектрического слоя селективного травления по отношению к окислу кремния, вскрытие окон, легирования для формирования базовой и эмиттерной областей, металлизации. Недостатком указанного способа изготовления схем является низкое качество изготовления и низкий процент выхода годных схем, вызванные замыканием областей эмиттера и коллектора. Это является следствием растравливания окисла, служащего в качестве боковой диэлектрической изоляции, при вскрытии окон под эмиттер. Вследствие чего размер этого окна увеличен и при диффузии эмиттерной области последняя перекрывает по боковым своим границам базовую область и вызывает короткое замыкание эмиттер коллектор. Целью настоящего изобретения является повышение качества изготавливаемых схем. Поставленная цель достигается тем, что в способе изготовления полупроводниковых приборов с боковой диэлектрической изоляцией, включающей операции термического окисления, нанесение диэлектрического слоя селективного травления по отношению к окислу кремния, вскрытие окон, легирования для формирования базовой и эмиттерной областей, металлизацию, проводят вскрытие в нем окон под эмиттер так, что окна в термическом окисле и диэлектрическом слоях перекрещиваются, после чего осуществляют диффузию примеси в окна, ограниченные диэлектрическим слоем и термическим окислом для формирования эмиттера. Настоящее изобретение иллюстрируется чертежом, где представлена структура, изготовленная в соответствии с предлагаемым способом после операции диффузии эмиттера. Структура представляет собой подложку 1 со скрытым слоем 2, противоположного подложке типом проводимости, над которым расположен эпитаксиальный слой-коллектор 3. Термический окисел 4 является боковым изолятором и имеет толщину, обеспечивающую его смыкание со скрытым слоем 2. Базовая область 5 выполнена диффузией, соответствующей примеси в окно, образованное краями 6 термического окисла 4. Диэлектрический слой 7 имеет площадь, превышающую площадь окна в термическом окисле 4. В слое 7 вскрыто окно 8, в которое проводится диффузия соответствующей примеси с образованием эмиттерной области 9. При этом окно 8 образовано краями 6 и 10 термического окисла 4 и диэлектрического слоя 7, соответственно. П р и м е р. В монокристаллической подложке р-типа проводимости ( v= 0,3 10 Омсм) локально формировали n +-скрытые слoи (X= 2,83 мкм. s= 3640 Ом/) Методом эпитаксии наращивали пленку n-типа проводимости с удельным сопротивлением 1-1,5 Омсм толщиной 2-2,4 мкм. Эпитаксиальную пленку маскировали двуслойным диэлектриком SiО2 и Si3N4 толщиной 800 и 1800 соответственно. Методом фотолитографии травили двухслойный диэлектрик и эпитаксиальную пленку на глубину 1,3-1,7 мкм. Полученные контурные канавки заполняли окислом кремния при Т 1000оС в паре в течение 25 часов. Далее со всей пластины удаляли двуслойный диэлектрик и наносили пленку нитрида кремния толщиной 0,14-0,15 мкм, таким образом, чтобы последняя превышала площадь окна в термическом окисле. Методом фотолитографии вскрывали окна под глубокий коллекторный контакт и формирователи последний с параметрами 910 Ом/, Xj= 2,32,5 мкм В фоторезистивной пленке вскрывали окна под базовую область и последнюю формировали ионным легированием. Энергия и доза облучения при этом составляла Е 120 кэВ. D 55 мкКл/см2. Производили термический отжиг при Т 1150оС. Получали следующие параметры базовой области: s= 270290 Ом/ Xj= 0,6-0,65 мкм Методом фотолитографии в нитриде кремния вскрывали окна и ионным легированием формировали эмиттер. Энергия и доза при этом составляла: Е 50 кэВ, D 700 мкКл/см2. Температура отжига была Т1020оС. Время отжига 12 мин. Глубина перераспределения составляла 0,57-0,6 мкм, а s= 1012 Ом/ Таким образом, предлагаемое техническое решение позволяет предотвратить замыкание эмиттерного перехода с коллектором при изготовлении пристеночных транзисторных структур, что повышает процент выхода годных ИС на 30-40% и воспроизводимость характеристик интегральных схем.

Формула изобретения

СПОСОБ ИЗГОТОВЛЕНИЯ ПОЛУПРОВОДНИКОВЫХ ПРИБОРОВ с боковой диэлектрической изоляцией, включающий операции термического окисления, нанесение диэлектрического слоя, селективное травление по отношению к окислу кремния, вскрытие окон в диэлектрических слоях, легирование для формирования базовой и эмиттерной областей, металлизацию, отличающийся тем, что, с целью повышения качества изготавливаемых приборов и процента выхода годных, после операции термического окисления и вскрытия окон в окисле формируют базовую область, наносят диэлектрический слой и проводят вскрытие в нем окон под эмиттер так, что окна в термическом окисле и диэлектрическом слое перекрещиваются, после чего осуществляют легирование для формирования эмиттерной области.

РИСУНКИ

Рисунок 1



 

Похожие патенты:

Изобретение относится к микроэлектронике, а именно к технологии изготовления интегральных схем (ИС) с использованием комплементарных биполярных транзисторов NPN и PNP с носителями разного типа проводимости

Изобретение относится к микроэлектронике

Изобретение относится к электронной технике и может быть использовано для формирования постоянных запоминающих устройств, а также в качестве датчиков магнитного поля. Технический результат изобретения - создание магниторезистивного элемента памяти, состоящего из двух ферромагнитных пленок, разделенных туннельно-прозрачным диэлектрическим барьером с возможностью интеграции в БИС планарной технологии КМОП/КНД, исследование возможности изменения электросопротивления элемента «MTJ» с достаточным уровнем изменения магниторезистивного сопротивления для промышленной реализации путем перемагничивания одного из ферромагнитных слоев внешним магнитным полем. В способе формирования магниторезистивного элемента памяти на основе туннельного перехода, включающем нанесение на подложку магниторезистивной структуры, включающей свободный и связанный магнитные слои, разделенные диэлектрической туннельной прослойкой, с последующим формированием структуры элемента памяти, перед нанесением магниторезистивной структуры на поверхность подложки для формирования нижнего немагнитного проводящего электрода методом магнетронного распыления наносят многослойную структуру Au/Та, а элемент памяти получают путем формирования структуры Au/Та/Со/ТаОх/Со/Au методом планарной технологии. 2 н. и 18 з.п. ф-лы, 33 ил.

Изобретение относится к области вычислительной техники, в частности к схемам матриц ячеек памяти «MRAM», использующей технологию магниторезистивной оперативной памяти с передачей спинового вращения. Техническим результатом изобретения является интеграция технологии формирования матрицы памяти «MRAM» с улучшенным магнитным гистерезисом магнитных элементов в структуру СБИС технологии «комплементарный-металл-оксид-полупроводник/кремний-на-изоляторе» (КМОП/КНИ). В способе изготовления встраиваемой в базовый технологический маршрут КМОП/КНИ памяти «MRAM» с целью формирования исходной планарной гетероструктуры СБИС технологии КМОП/КНИ с изоляцией «STI», используемой в качестве подложки, и последующего формирования на ней матрицы памяти «MRAM» последовательно формируют в приборном слое Si гетероструктуры КНИ области n- и p-карманов, изоляцию «STI», n+- и p+-поликремниевые затворы для n- и p-канальных транзисторов соответственно, области высокоомных стоков и истоков МОП транзисторов, p+-стоки, доходящие до дна приборного слоя, а также слои самосовмещенного силицида титана и многоуровневой металлизации, затем на сформированной структуре СБИС после третьего слоя металлизации формируют матрицу памяти «MRAM», включающую свободно перемагничивающийся ферромагнитный слой («СС»), ферромагнитный слой с фиксированной намагниченностью («ФС») и туннельный изолирующий слой («ИС»), расположенный между «СС» и «ФС», затем формируют четвертый уровень металлизации и защитный диэлектрический слой. 3 н. и 33 з.п. ф-лы, 56 ил.
Наверх