Буферное запоминающее устройство

 

".,=:=,с.;:кЭЭМЛЯ

О П И С А Й Й Е

ИЗОБРЕТЕНИЯ

Союз Советскими

Социалистическик

Республик о>763965

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 110777 (21) 2505295/18-24 с присоединением заявки ¹ (23) Приоритет

Опубликовано 15,09.80, Бюллетень ¹ 34

Дата опубликования описания 1509,80

G l l С 9/00

Государственный комитет

СССР по делам изобретений и открыти й

{53) УДК 681. 327.66 (088.8) (72) Автор изобретения

В. К. Шабанов

Московский ордена Трудового Красного Знамени электротехнический институт связи (71) Заявитель (54) БУФЕРНОЕ ЭАПОМИНАЮЦЕЕ УСТРОЙСТВО

Изобретение относится к передаче дискретной информации, телеграфии и вычислительной технике и в частности к аппаратуре ввода-вывода данных и сопряжений узлов, обладающих разным быстродействием.

Известен асинхронный буферный накопитель, содержащий в каждой ступени два регистра запоминающих тактируемых RS-триггеров и два нетактируемых RS-триггера управления (1).

Известен также синхронный электронный двоичный запоминающий и сдвиговый регистр, содержащий в каждом каскаде запоминающую секцию на тригерах со схемами записи и управляющую секцию на триггере и четырех элементах совпадения (2).

Недостатком известных устройств 2р является сложность функционального выполнения.

Наиболее близким к изобретению по технической сущности является буферное запоминающее устройство, содержащее в каждой ступени регистр запоминающих D-триггеров, D-входы которых соединены с выходами соответствующих триггеров предыдущей ступейи, а входы тактирования объедине-. 3Q ны в шину записи, и управляющую секцию, содержащую счетный триггер с установочным входом, элемент совпадения и элемент запрета с двумя пряж:ми и инверсным входом f3).

Недостатком этого устройства является сложность схемы, обусловленная применением элементов задержки счетных триггеров со сложной структурой в управляющей секции, Цель изобретения — упрощение буферного запоминающего устройства.

Поставленная цель достигается тем, что в буферном запоминающем устройстве, содержащем регистры хранения первые входы которых соединены с информационными входами устройства, элементов совпадения, выходы которых подключены ко вторым входам регистров хранения, кроме первого регистра хранения, управляющие триггеры, шину записи, шину стир ани я, шину сигнала подтверждения записи и шину сброса, выход каждого управляющего триггера соединен с первым входом данного элемента совпадения и вторым входом пре" дыдущего элемента совпадения, выход каждого элемента совпадения подключен к первому входу данного управля763965 ющего триггера и к третьему входу предыдущего элемента совпадения, второй вход каждого упр авляюще го три ггера соединен с выходом предыдущего элемента совпадения и четвертым входом данного элемента совпадения, третий вход предпоследнего элемента совпадения и первый вход последнего управляющего триггера соединены с шиной стирания, выход последнего элемента совпадения соединен с шиной сигнала подтверждения записи, третий вход пос- леднего управляющего триггера подсоединен к шине сброса, второй вход первого управляющего триггера соединен со входом первого элемента совпадения и с шиной записи, 15

На чертеже представлена функциональная схема предлагаемого устройства.

Устройство содержит регистры 1;11.п хранения, управляющие триггеры 7О

2,1-2,m, элементы 3.1-3,m coвпадения, шину 4 записи, шину 5 стирания, шину

6 сигнала подтверждения записи, шину

7 сброса, информационные входы 8.18,п, выходы 9.1-9„n устройства. Шины

10-13 служат для увеличения информационной емкости устройства. Для удобства пояснения работы устройства,оно разбито на ступени, например, первый управляющий триггер 2.1, первый элемент совпадения 3.1 и первые триггеры регистров хранения образуют первую ступень и т,д, Предлагаемое устройство работает следующим образом.

При поступлении импульса з аписи на шину 4 производится запись числа в первые триггеры регистров 1. 1-1.п хранения,, Опрокидывается управляющий триггер 2.1 и блокируется элемент 3. 1, Сигнал с выхода триггера 40

2, 1 подтверждает запись числа в первую ступень и разрешает его перезапись в следующую ступень. По окончании импульса записи, если вторая ступень свободна, срабатывает элемент

3. 1 и производится запись числа во вторые триггеры регистров 1. 1-1.n хранения. Происходит опрокидывание три ггера 2,(m- 1), элемент 3.(m-1) блокируется и возвращается в исходное состояние триггер 2,1 первой ступени . Выходные сигналы триггеров 2, 1 и 2.(m-1) воз вращают элемент 3. 1 в исходное состояние, прекращая импульс записи и разрешая работу элемента

3. (m-1) и т.д. Запись в занятую ступень блокируется сигналом с единичного выхода ее управляющего триггера на инверсный вход элемента совпадения предыдущей ступени. При подаче сигнала стирания на шину 5 последней 66 ступени управляющий триггер 2.m возвращается в исходное состояние и блокируется элемент 3. (m-1) предыдущей ступени. При наличии в предпоследней ступени записанного числа, эле- 65 мент 3, (m-1) .срабатывает, производя перезапись в последнюю ступень, опрокидывая ее управляющий триггер 2, m, возвращая в исходное состоянйе триггер 2.(m-1) и блокируя элемент 3.1, Возврат триггера 2.(m-1) в исходное состояние устанавливает в исходное состояние элемент 3,(m-1) и разблокирует элемент 3.1, разрешая перезапись в предпоследнюю ступень и т.д.

При подаче сигнала на шину 7 последней ступени триггер 2.m возвраща ется в исходное состояние и сигнал с его выхода разрешает срабатывание элемента 3.(m-1) и перезапись из предыдущей ступени. Поскольку элемент

3.(m-1) в этом случае не блокируется, производится быстрый последовательный сдвиг всех з апи санных чисел в последнюю ступень и их стирание.

Предлагаемое выполнение буферного запоминающего устройства упрощает его схему, поз валяет выполнить его целиком на интегральных схемах.

Задержка продвижения чи сел составл я° ет 3t на ступень при длительности импульса записи 2, где — время задержки срабатывания логического элемента. При этом запоминающие триггеры должны обладать минимальной задержкой, что достигается например я в T=TTL логике при использовании однофазных ))-триггеров.

Подача на шину 7 импульса сброса позволяет упростить процесс стирания во всех его ступенях. В этом случае для очистки необходимо подать потенциальный сигнал только на шину сброса вместо формирования последовательности импульсов в шину стирания.

Формула изобретения

Буферное запоминающее устройство, содержащее регистры хранения, первые входы которых соединены с информационными входами устройства, элементы совпадения, выходы которых подключены ко вторым входам регистров хранения, кроме первого регистра хранения, управляющие триггеры, шину з аписи, шину стирания, шину сигнала подтверждения записи и шину сброса, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, в нем выход каждого. управляющего триггера соединен с первым входом данного элемента совпадения и вторым входом предыдущеro элемента совпадения, выход каждого элемента совпадения подключен к первому входу данного управляющего триггера и к третьему входу предыдущего элемента совпадения, второй вход каждого управляющего триггера соединен с выходом предыдущего эле-. мента совпадения и четвертым входом данного элемента совпадения, третий

763965

Составитель A,Âîðîíèí

Редактор ц .Петрушко Техред И.Асталош

I, |

Заказ 6605/16 Уифаж 66 2

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Корректор И,Муска

Филиал ППП Патент, г.ужгород, ул.Проектная, 4 вход предпоследн е го элемента сов п адения и первый вход последнего управляющего триггера соединены с шиной стирания, выход последне го элемента совпадения соединен с шиной сигнала подтверждения записи;- третий вход последнего управляющего триггера подсоединен к шине сброса, второй вход первого управляющего триггера соединен со входом первого элемента совпадения и с шиной записи.

Источники информации, принятые во внимание при экспертизе

1. Патент Великобритании

9 1387882, кл . G 11 С 19/00, опублик °

19 72, 2. Патент Великобритании

Р 1427993, кл. G 11 С 19/00, опубли к. 19 73, 3. Патент Франции 9 2050467, кл . G 11 С 19/00, опубли к . 19 70 (IIPoTOTH П ) °

Буферное запоминающее устройство Буферное запоминающее устройство Буферное запоминающее устройство 

 

Похожие патенты:

Изобретение относится к вычислительной технике и может быть использовано в различных цифровых устройствах, работающих в условиях воздействия помех

Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и систем управления, работающих в условиях воздействия помех

Изобретение относится к сдвиговым регистрам, включающим в себя множество каскадированных ступеней, каждая из которых имеет входной вывод и выходной вывод

Изобретение относится к вычислительной технике и может быть использовано при построении универсальных и специализированных управляющих устройств, а также в устройствах диагностирования

Изобретение относится к области вычислительной техники и может быть использовано при построении универсальных и специализированных управляющих устройств и устройств диагностирования

Изобретение относится к устройству обращения циклического сдвига и/или обращенного перемежения данных

Изобретение относится к программируемому материалу памяти и к ячейке памяти, содержащей указанный материал памяти, в частности к тонкопленочной ячейке памяти

Изобретение относится к вычислительной технике и может быть использовано при построении универсальных и специализированных автоматических управляющих устройств, а также в устройствах диагностирования

Изобретение относится к области вычислительной техники и может быть использовано при построении универсальных и специализированных управляющих устройств, а также в устройствах диагностирования

Изобретение относится к цифровой вычислительной технике и может быть использовано в процессорах ЭВМ и в устройствах цифровой автоматики
Наверх