Устройство для детектирования сигналов с фазоразностной манипуляцией

 

» 769759

ОПИСАНИЕ

ИЗОБРETEНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВЪ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свпд-ву— (22) Заявлено 18.10.78 (21) 2676977/18-09 (5) ), 1 Кл

Н 04L 27 22 с присоединением заявки—

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет— (43) Опубликовано 07.10.80. Бюллетень № 37 (45) Дата опубликования описания 07.10.80 (53) УД К 621.376. .4 (088.8) (72) Авторы изобретения В. Г. Квачев Ф. Г. Кишиневский, Ю. И. Прудкой и А. В. Цвигун (7l) Заявитель

*"

1 (54) УСТРОЙСТВО ДЛЯ ДЕТЕКТИРОВАНИЯ

СИГНАЛОВ С ФАЗОРАЗНОСТНОЙ

МАНИПУЛЯЦИЕЙ

Изобретение относится к элок-росвязи и может использоваться в системах передачи дискретной информации.

Известно устройство для детектирования сигналов с фазоразностной манипуляцией, содержащее вычислительные блжи. соединенные с первым сумматором, выход которого подключен к решающему блоку через последовательно соединенные генератор линейно изменяющегося напряжения, компаратор, перемножитель, интегратор и второй сумматор I(1).

Однако известное устройство имеет недостаточную помехоустойчивость.

Цель изобретения — повышение помехоустойчивости.

Для этого в устройство для детектирования сигналов с фазоразностной манипуляцией, содержащее вычислительные блоки, соединенные с первым сумматором, выход которого подключен к решающему блоку через последовательно соединенные генератор линейно изменяющегося напряжения, компаратор, перемножитель, интегратор и второй сумматор, ввЕдены два инвертора, три ключа, блок памяти, блок определения знака опорного сигнала, выход которого через первый .ключ подключен r, второму входу второго сумматора, .выход которого подключен к входам блока опре2 деления знака опорного сигнала и блока памяти, а выход последнего через один инвертор соединен с третьим входом второго сумматора, управл яющпй вход вт орого ключа соединен с управляющим входом третьего ключа и выходом одного вычислительного блока, а выход второго ключа подключен к четвертому входу второго сумматора, выход третьего ключа пОдклю))О чен к управляющему входу перемножителя, на сигнальные входы третьего ключа подан опорный сигнал непосредственно и через другой инвертор, кроме того на сигнальные входы превого, второго ключей, лб второго сумматора, решающего блока поданы соответствующие опорные сигналы, при этом вход другого вычислительного блока соединен с вторым входом компарато.ра.

Зт На чертеже приведена структурная электрическая схема предложенного устройства.

Устройство для детектирования сигналов с фазоразностной манипуляцией содерQ5 жит вычислительные блоки 1, 2, первый сумматор 3, генератор 4 линейно изменяющегося напряжения, компаратор 5, перемножитель 6, интегратор 7, второй сумматор 8, два пнвертора 9, 10, первый, второй р0 н третий ключи 11, 12, 13, блок 14 опреде769759 б0 .65

3 лепия знака опроного сигнала, блок 15 памяти, решающий блок 16.

Устройство работает следующим образом.

Поступающие на вход устройства из олока вычисления корреляции (не показанного на чертеже) синфазная и квадратурная составляющие сигнала принимаемой посылки попадают на соответствующие вычислительные блони !, 2. Выходы ьычислительных блоко в 1, 2 объединены на сумматоре 3, в котором определяют сумму модулей этих составляющих.

Сигнал с выхода сумматора 3 управляет генерато ром 4 линейно изменяюгцегося напряжения, где заданной величине напря кения ставится в соответствие наклон прямой пропорционального изменения напряжения. 3ro, изменяющее по линейноMv закс ну напряжение из генератора 4, по падает совместно со значением одной из составляющих сигнала на компаратор 5, где по сопоставлению,напряжений, подаваемых на его входы вырабатывают интервал времени т (rp, ), лропорцианальпый фазе принимаемой посылки (1„ ).

Далее, во временном интервале, прямо пропорциональном одной из составляющих входного сигнала и обратно пропорциональном сумме модулей обеих составляющих входного сигнала, на перемножителе 6 производят пе1ремножение опорного напряжения, которое подают через ключ 13 непосредст,венно или через инвертар 9,,в за|висимости от знака другой составляющей входного сигнала. Знак поступает из вычислительного блока 2. Напряжение с выхода перемножителя 6 при обработке принимаемой посылки на.капливается за оговоренный промежуток времени интегратором 7, пропорциональным функции Uy„= f (р„). Такое же напряЖение Uyn l = 12 (р, 1 ) для задержанной посылки получают далее за счет хранения ранее вычисленного напряжения в блоке 15 памяти.

На второй сумматор 8 аналоговых величпн кроме напряжения с выхода интегратора 7 подают целый ряд других напряжений. Перемножитель 6 и второй сумматор 8 позволяют произвести IBcQ необходимые вычисления по о првделению разности фаз (UrpÄ â€” Uy, 1 ), При этом опорное напряжение U», = f (О) поступает непасред ственно íà второй сумматор 8, опорное напряжение U,„, = 2f (О) подают через управляемый знаком другой составляющей входного сигнала, который поступает из вычислительного блока 2, второй ключ

12, опорное напряжение U,„, == 4f (0) приходит на вход второго сумматора 8 через первый ключ 11, управляемый блоком 14 определения знака, который в зависимости от знака напряжения на выходе второго сумматора 8 соответствующим об5.

16

2О

3 0

4,0

55 разом включает это опорное напряжение.

Запомненное в блоке 15 памяти напряжение, пропорциональное задержанной посылке через инвертор 10 с знаком противоположным вычисленному подают на второй сумматор 8, тем самым вычитая его из вычисленного, поступающего на второй сумматор 8 из интегратора 7.

Следует отметить, что все перечисленные опорные напряжения на схеме могут быть податны от одного источника опорку>го напряжения через общий делителb напряжений, выполняющий необходимое:масштабирование напряжений под конкретные параметры вычислительных схем.

Обработку сигнала в данном устройстве производят последовательно во времени, что, как указывалось, невозможно осуществить в устройстве-прототипе. Очевидно, что последовательная обработка сама по себе несет существенную экономию оборудования, кроме того, позволяет почти урав,нять вычисл ительные погрешности при обработке принимаемой и воссоздании задержанной посылки.

С выхода второго сумматора 8 напряжение, пропорциональное разности фаз соседних посылок подают на решающий блок

16, где производится сравнение полученного напряжения с эталонами напряжений, пропорциональными заданным углам манипуляции, и на основании порогового решения выявляют переданные символы информаци и.

По существу вычисления в решающем блоке 16 аводятся к установлению однозначного соответствия между полученным напряжением пропорциональным суммарной угловой мере, с совокупностью m вариантов:разностей фаз, априорно известных на приеме. Объем совокупности вариантов разности фаз, в общем случ-å,,определяется кратностью манипуляции и видом манипуляционного кода, заложенного на передаче.

Таким образам, введение в объекты но. вых, отличных от прототипа операций и изменение структурной схемы устройства позволяют расширить .динамический диапа. зон приемника, и тем самым улучшить его помехоустойчивость.

Кроме того, достигнута универсальность устройства благодаря возможности приема фазома нипулированных сигналов с произвольной кратностью манипуляции и любым манипуляционным кодам.

Формула изобретения

Уатройство для детектирования сигналов с фазоразностной манипуляцией, содержащее вычислительные блоки, соединенные с первым сумматором, выход которого подключен к решающему блоку через паследо|вательно соединенные генератор

769759

Составитель В. Маврин

Текред О. Павлова

Редактор Н. Тимонина

Корректор О. Тюрина

Заказ 6732

Подписное

Изд. № 478 Тираж 729

ЦНИИПИ Государственного комитета СССР по делам иаобретений и открытий 113035, Москва, Ж-35, Раушская наб., д 4/5

Загорская типография Упрполиграфиздата Мособлиополкома

Линейно изменяющегося напряжения, компаратор, перем.ножитель, интегратор и второй сумматор, отличающееся тем,что,с целью повышения помехоустойчивости, введены два инвертора, три ключа, блок па- 5 мяти, блок определения знака опорного сигнала, выход которого через первый ключ подключен к второму входу второго сумматора, выход которого подключен к входам блока определения знака опорного 10 сигнала и блока памяти, а выход последнего через один инверто р соединен с третьим входом второго сумм атор а, управляющий вход второго ключа соединен с управляющим входом третьего ключа и выходом одного вычислительного бло1ка, а выход второго ключа подключен к четвертому входу вто1рсго сумматора, выход третьего ключа подключен к управляющему входу пе ремножителя, на сипнальные входы третьего ,ключа подан опорный сигнал непосредственно и через другой инвертор, кроме того на сигнальные входы первого, второго ключей, второго сумматора, решающего блока поданы соответствующие опорные сигналы, при этом вход другого вычислительного блока соединен с вторым входом компаратора.

Источники информации, принятые во внимание при экспертизе;

1. Авторское свидетельство СССР № 502518, Н 04L. 27/22, 1974 (прототип).