Устройство для вычитания

 

Союз Советскик

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОВСКОМУ СВИДЕТЕЛЬСТВУ (1)789992 (51) М. Кл.з (61) Дополнительное к авт. сеид-ву (22) Заявлено 260279 (21) 2730063/18-24 с присоединением заявки ¹ (23) П)зиоритет

Опубликовано 231280 Бюллетень ¹ 47

Дата опубликования описания 23.12.80

406 F 7/50

Государственный комитет

СССР по делам изобретений и открытий (53) УДК 681 325 5 (088.8) (72) Автор изобретения

В.Л.Баранов

Ордена Ленина институт кибернетики

АН Украинской ССР (71) Заявитель (54) устройство для вычитания

Изобретение относится к вычислительной технике и предназначено для вычитания двоичных чисел.

Известно устройство для вычитания содержащее два регистра (уменьшаемо- 5

ro и вычитаемого) и одноразрядный вычитатель на три входа (1J.

Недостатком такого устройства для вычитания является сложность реализации вычитателя. 10

Известно устройство для вычитания, содержащее два регистра, счетчик, два триггера, блок формирования дополнительного кода, сумматор и логические элементы 121. 15

Недостатком того устройства .вычитания является относительная сложность его реализации.

Наиболее близким по технической сущности к предлагаемому является 20 устройство для вычитания, содержащее два регистра, сумматор, первый вход которого соединен с выходом первого регистра, а выход — co входом этого же регистра, два триггера, элемент 25 задержки и элемент И, причем единичный выход первого триггера соединен со вторым входом сумматора и единичный вход — с .выходом второго ре- . гистра, первым входом элемента И и со 30

I входом элемента задержки, выход которого подключен к единичному входу второго триггера, единичный выход которого соединен со вторым входом элемента И, выход которого подключен ко входу второго регистра, а нулевые входы обоих триггеров связаны с шиной сброса (31.

Недостатком данного устройства является его невысокое быстродействие вследствие задержки на один цикл каждой единицы вычитаемого во втором триггере. Наличие второго триггера и сумматора на три входа в составе устройства также приводит к его усложнению.

Цель изобретения повышение быстродействия и упрощение устройства.

Поставленная цель достигается тем, что в устройство для вычитания, содержащее два регистра, полусумматор, выход которого соединен со входом первого регистра, триггер, элемент задержки, первый элемент И, первый вход которого соединен с прямым выходом второго регистра, введены второй элемент И и элемент ИЛИ, выход которого соединен с первым входом полусумматора, причем единичный выход триггера через элемент эадернтки соединен со

789992 вторым входом полусумматора, единичный вход триггера соединен с первым входом элемента ИЛИ и выходом перного элемента И, второй вход которого подключен к инверсному выходу первого регистра, нулевой вход триггера соединен со вторым входом элемента

ИЛИ и с выходом второго элемента И, подключенного первым входом к прямому выходу гервого регистра и вторым входом — к инверсному выходу. второго регистра.

Исключение из состава утсройстна, для вычитания второго триггера, а также замена сумматора на три входа полусумматором позволяет исключить задержку на один цикл каждой единицы вычитаемого, упростить устройство.

На чертеже изображена структурная схема устройства для вычитания.

Устройство для вычитания содержит два регистра 1 и 2, полусумматор 3, триггер 4, элемент 5 задержки, два элемента И б и И 7, элемент ИЛИ 8.

Вход регистра 1 соединен с выходом полусумматора 3. Триггер 4 подключен единичным выходом к входу элемента 5 задержки, единичным входом к выходу элемента И б и первому входу элемента ИЛИ 8, нулевым входом— к выходу элемента И 7 и второму входу элемента ИЛИ 8, выход которого подключен к первому входу полусумматора 3, второй вход которого соединен с выходом элемента 5 задержки.

Элемент И б подключен первым входом к прямому выходу регистра 2 и вторым входом — к инверсному выходу регистра 1. Элемент И7 подключен первым входом к прямому выходу регистра

1 и вторым входом — к инверсному выходу регистра 2.

Устройство для вычитания работает следующим. образом.

В исходном состоянии триггер 4 находится в нулевом состоянии, в регистр 1 записывается последовательный двоичный код уменьшаемого у, а в регистр 2 — вычитаемого Х.

Двоичные коды уменьшаемого и вы читаемого считываются одновременно последовательным способом, начиная с младших разрядон, с выходов регистров 1 и 2 соответственно.

До тех пор, пока триггер 4 находится в нулевом состоянии, на его единичном выходе действует нулевой сигнал, который через элемент 5 задержки передается на нторой вход полусумматора 3. Следовательно, полусумматор 3 при нулевом состоянии триггера 4 передает без изменения двоичный код, поступающий по его первому входу с выхода элемента ИЛИ 8.

Триггер 4 не изменяет своего нулевого состояния до тех пор, пока не срабатывает элемент Иб.

Таким образом, при нулевом состоянии триггера 4, в младшие разряды

Срабатывание элемента И б при еди ничном состоянии триггера 4 не изменяется его единичного состояния. Однако выходной сигнал. элемента И 6, поступая через элемент ИЛИ 8 на первый вход полусумматора 3, на втором входе которого действует единичный сигнал единичного выхода триггера 4, обеспечивает формиронание на выходе полусумматора 3 нулевого кода, который записывается в соотнетстнующий разряд разности н регистр 1.

Так продолжается до срабатывания элемента И 7, выходной сигнал которого через элемент ИЛИ 8 поступает на первый вход полусумматора 3 и сбрасывает триггер 4 в нулевое состояние. разности записываются единичные коды только н случае срабатывания элемента И7, выходной сигнал которого через элемент ИЛИ 8 полусумматор 3 записывает в соответствующие разряды разности единичные коды регистр 1.

Элемент И 7 срабатывает только в слу,чае наличия в соответствующих раз@ядах единичного кода уменьшаемого и нулевого кода вычитаемого.

© Так продолж ется до тех пор, пока не срабатывает элемент И Ь, на выходе которого сформировывается выходной сигнал только в случае наличия в соответствующих разрядах нулевого кода уменьшаемого и единичного кода

1$ вычитаемого. Единичные сигнал с выхоца элемента И 6 записывается через элемент ИЛИ 8 и полусумматор 3 в соответствующий разряд разности и регистре 1 и, поступая на единичный вход рр триггера 4, переводит его в единичное состояние. Элемент 5 задержки обеспечивает задержку перепада на единичном выходе триггера 4, поддерживая таким образом на втором входе полусумматор

3 нулевой сигнал на время записи единичного сигнала с ныхода элемента

И 6 через элемент ИЛИ 8 и полусумматор 3 н регистр 1.

В следующих разрядах после переходя триггера 4 в единичное состояние на на втором входе полусумматора 3 действует единичный сигнал единичного выхода триггера 4, который передается через элемент 5 задержки.

Триггер 4 сохраняет единичное сосM тояние до момента срабатывания элемента И 7. При единичном состоянии триггера 4 и закрытых элементах И б и И 7 на выходе элемента ИЛИ 8 действует нулевой сигнал, который передается на первый вход полусуммотора 3, на втором входе которого поддерживается единичный сигнал единичным выходом триггера 4.

В это случае в соответствующие

4 разряды разности в регистр 1 записываются с выхода полусумматора 3 единичные коды.

789992

Элемент 5 задержки задержинает еди.ничный сигнал единичного выхода триггера 4 на время его суммирования полусумматором 3 с единичным сигналом, поступающим на его перный вход.

Полусумматор 3 производит суммирование единичных сигналов, действующих на его первом и втором входах, и формирует нулевой код разности, который записывается н соответствующий разряд регистра 1, 1а

1 1 0 0 0 1 1 0 1 1 0 0 0 1 0 0 1 1 1

0 1 1 0 1 1 0 0 0 1 1 0 1 1 1 0 0 1 0

У "1" триггера 4 0 0 1 0 1 0 0 0 0 0 1 0 1 О Т 0 0 0 0

У "0" триггера 4 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 1

1 вх.полусумматора 3

1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

2 вх.полусумматора 3

1 1 1 1 0 0 0 0 1 1 1 1 1 1 0 0 0 0 0

0 1 0 1 1 0 1 0 0 1 0 1 0 1 1 0 1 0 1. быстродействия и упрощения устройства, 35 н него введены в орой элемент И и элемент ИЛИ, выход которого соединен с первым входом полусумматора, причем единичный выход триггера через элемент задержки соединен со вторым

4О входом полусумматора, единичный вход триггера соединен с первым входом элемента ИЛИ и выходом первого элемента И, второй вход которого подключен к инверсному выходу первого регистра, нулевой вход триггера соединен со вторым входом элемента ИЛИ и с выходом второго элемента И, подключенного первым входом к прямому ныходу первого регистра и вторым нходом — к инверсному выходу второго о регистра.

Источники информации, принятые во внимание. при экспертизе

1. Справочник по цифровой нычислительной технике, Под ред, Малиновского Б,Н, Киев, Техника, 1974, с. 188, рис. 4 26 б.

2. Авторское свидетельство СССР

Р 278221, кл, G 06 F 7/34, 1969.

3. Авторское снидетельство СССР

60 Р 435523, кл. 0, 06 Р 7/50, 1972, прототип

Формула изобретения

В следующих разрядах после вознрата триггера 4 в нулевое состояние на втором входе полусумматора 3 устанавливается нулевой сигнал, который пеТехнические преимущества предлагаемого устройства для вычитания по сравнению с известным заключаются в повышении быстродействия и упрощения устройства;

Действительно, в известном количество циклов вычислений равно количеству единиц кода вычитаемого, а в предлагаемом устройстве для вычитания вычисления требуется один цикл. Следовательно, быстродействие повышается в К-раз, где К вЂ” количество единиц кода вычитаемого.

Исключение в предлагаемом устройстве для вычитания второго триггера и замена сумматора на три входа полусумматором позволили по сравнению с известным вдвое сократить аппаратурные затраты.

Устройство для вычитания, содержащее два регистра, полусумматор, ныход которого соединен со входом первого регистра, триггер, элемент задержки, первый элемент И, первый вход которого соединен с прямым выходом второго регистра, о т л и ч а ю— щ е е с я тем., что, с целью повышения ведается элементом 5 задержки с единичного выхода триггера 4.

Дальнейший процесс формирования кодов разности в остальных старших разрядах осущестнляется аналогичным образом. Двоичный код разности фиксируется в регистре 1.

Процесс вычислений занимает время перезаписи всех разрядов уменьшаемого, начиная с младшего разряда, с выхода регистра 1 на его вход,т.е один цикл. Если уменьшаемое меньше вычитаемого, то разность получается в дополнительном коде.

Пример . Требуется вычислить разность 2 = У вЂ” Х.

789992

Составитель В,Березкин

Редактор Л,Кеви Техред T.Маточка

Корректор Ь.Макаренко

Подписное

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Заказ 9041/50 Тираж 751

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская, наб., д. 4/5