Цифровой демодулятор сигналовчастотной телеграфии

 

О П И С "К -ЙЖ

ИЗОБРЕТЕНИЯ

1 1794764

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-зу (22) Заявлено 08.01.79 (21) 2700627/18-00 с присоединением заявки ¹â€” (51) „х1 1; „з

Н 04 1 27/10 (53) УД1х 621.376.3 (088.8) (43) Опубликовано 07.01.81. Б1оллстень М l (45) Дата опубликования описания 07.01.81 ла делам изобретений и открытий

В. Д. Баландина, E П. Ларичев, Е. Н. Океанов и

И. И. Родькин (72) Авторы изобретения (71) Заявитель (54) ЦИФРОВОЙ ДЕМОДУЛЯТОР СИГНАЛОВ

ЧАСТОТНОЙ ТЕЛЕГРАФИИ

Государственный комитет (23) Приоритет—

Изобретение относится к электросвязи и может использоваться для передачи данн ых дискретной информ а ци и.

Известен цифровой демодулятор сигналов частотной тслеграфии, содержащий блок кл1очсй, дешифратор, блок определения рабочей частоты, делитель частоты, блок запуска, два ограничителя, диффсренцирующую цепь, нолосовой фильтр н опорный генератор, выход которого подключен к входу первого ограничителя, вь1ход которого соединен к первым входом делителя частоты, второй вход которого соединен с псрвым выходом блока запуска, второй выход которого соединен с первым входом блока определения рабочей частоты и с первым входом дешифратора, второй вход которого соединен с первым выходом делителя частоты, второй выход которого подключен к второму входу блока определения рабочей частоты, выход которого соединен с первым выходом блока ключей, второй вход которого соединен с первым выходом дешнфратора, второй выход которого подключен к третьему входу блока ключей, кроме того, выход полосового фильтра подключен к входу второго ограничителя, выход которого соединен с входом дифференцирующей цепи, выход которой подключен к входу блока запуска 1Ц.

Однако в известном цифровом демоду. ляторс имеется наличие времеHllblx искажений в разрядах принимаемых комбинаций, определяемых наличием в устройстве блока сравнения, фильтра нижних частот и рсшающей схемы.

Цель изобретения — уменьшение временных искажений сигналов.

Для этого в цифровой демодулятор, ip содержащий блок ключей, дешифратор, блок определения рабочей частоты, делитель частоты, блок запуска, два ограничитсля, дифференцирующую цепь, полосовой фильтр и опорный генератор, выход

15 которого подключсн к входу первого ограничителя, выход которого соединен с первым входом делителя частоты, второй ьход которого соединен с первым выходом блока запуска, второй выход которого сосдинен с первым входом блока определения рабочсй частоты и с первым входом дешифратора, второй вход которого соединен с первым выходом делителя частоты, второй вы од которого подключен к второму входу блока определсния рабочей частоты, выход которого соединен с первым входом блока ключей, второй вход которо1о соединсн с первым выходом дсшнфратора, второй выход которого подключен к тосгьЗ0 ему входу олова кл!очсн, кроме того, Вы3 ход полосового фильтра подключен к входу второго ограничителя, выхо которого соединен с входом диффсрснцирующсй цепи, выход которой подключен к входу блока запуска, введены блок формирования разрядов принимаемой информации, блок управления, решающий блок и блок опр»деления разряда принимаемой посылки, первый вход которого соединен с выходом блока ключей, второй вход блока определения разряда принимаемой посылки соединен с первым выходом блока управления, второй выход которого подключен к первому входу решающего блока и к псрвому входу блока формирования разрядоь принимаемой информации, третий выход блока управления подключен к второму входу блока формирования разрядов принимаемой информации и к второму входу решающего блока, четвертый выход блока управления соединен с третьим входом блока формирования разрядов принимаемой информации, четвертый вход которого соединен с первым выходом решающего блока и с первым входом блока управления, пятый вход блока формирования разрядов принимаемой информации соединен с вторым выходом решающего блока и с вторым входом блока управления, третий вход которого соединен с четвертым входом блока ключей и с первым выходом блока формирования разрядов принимаемой информации, четвертый вход блока управления соединен с трегьим выходом решающего блока, пятый вход блока управления соединен с вторым выходом блока формирования разрядов принимаемой информации и с пятым входом блока кл1очей, шестой вход блока управления соединен с первым выходом блока определения разряда принимаемой посылки, второй выход которого соединен с третьим входом решающего блока, третий выход блока определения разряда принимаемой посылки соединен с седьмым входом блока управления, при этом выход первого ограничителя подключен к четвертому входу решающего блока, кроме того, блок определения разряда принимаемой посылки выполнен в виде двух дешифраторов, триггера, счетчика, элемента И, первый вход которого соединен с первым входом триггера, первый выход которого подключен к второму входу элемента И, выход которого соединен с первым входом счетчика, второй вход которого соединен с вторым выходом триггера, выход счетчика сосдинсп с входами дешифраторов, при этом первый вход элемента И, второй вход триггера и выходы дешифраторов являются соответственно входами и выходами всего блока, кроме того, решающий блок выполнен в виде трех дешифраторов, двух счетчиков, элемента ИЛИ, элемента И и двух триггеров, выход первого триггера подкгиочен

794764 электрическая схема предлагаемого демодулятора.

Демодулятор содержит опорный генератор 1, первый ограничитель 2, дели65

10 ,15

55 50

4 к первому входу элемента И, выход которого соединен с первым входом элемента

ИЛИ, второй вход которого соединен с первым входом второго триггера и с первь м входом первого счетчика, второй вход которого соединен с выходом второго триг|сра, выход первого счетчика соединен с входом первого дешифратора, выход элемента ИЛИ соединен с первым входом второго счетчика, выход которого соединен с входом второго и третьего дешифраторов, выход второго дсшифратора соединен с первым входом первого счетчика, причем входы первого триггера, второй входвторого триггера, вторыс входы элемента II u второго счетчика, а также выходы дешифраторов являются соответственно входами и выходами всего блока, кроме того, блок управления выполнен в виде трех элементов ИЛИ, триггера и трех элементов И, выход первого элемента И соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом вгорого элемента И и с первым входом второго элемента ИЛИ, второй вход которого соединен с третьим входом первого элемента ИЛИ, с выходом третьего элемента

ИЛИ и с первым входом триггера, выход которого соединен с первым входом третьего элемента И, второй вход трипера соединен с первым входом второго элемента И, выход третьего элемента ll соединен с первым входом третьего элемента ИЛИ, причем два входа первого элемента И, второй вход третьего элемента И, второй вхо.r, третьего элемента ИЛИ, третий и четвертый входы первого элемента ИЛИ, первый и второй входы второго элемента И и выходы первого и второго элемента ИЛИ, первого элемента И являются соответственно входами и выходами всего блока, кроме того, блок формирования разрядов принимаемой информации выполнен в виде двух элементов И, элемента ИЛИ, двух триггеров, первый выход первого трипера подключен к первому входу первого элемента И, второй вход которого соединен с первым входом второго элемента И, второй вход которого соединен с вторым выходом первого триггера, выход второго элемента И подключен к первому входу элемента ИЛИ, выход которого соединен с первым входом второго триггера, второй вход которого соединен с выходом первого элемента И, причем входы первого триггера, вторые и третьи входы элемента ИЛИ, вход второго элемента И и первый и второй выходы первого триггера являются соответственно входами и выходами всего блока.

На чертеже приведена структурная

794764 комбн5

T0 7b 3 93cTQTbI, HQJIocoBOA фильтр 4, рой ограничитель 5, дифференцирующую цепь 6, блок 7 запуска, блок 8 опредсления рабочей частоты, дешифратор 9, блок 10 ключей, блок 11 определения разряда принимаемой посылки, решающий блок 12, блок 13 управления и блок 14 формирования разрядов принимаемой информ аци и.

Блок 11 содержит счетчик 15, элемент

И 16, триггер 17 и дешифраторы 18 и 19.

Блок 12 содержит счетчики 20 и 21, дешифраторы 22 и 23, первый триггер 24, элемент ИЛИ 25, элемент И 26, второй триггер 27 и третий дешифратор 28.

Блок 13 содержит элементы И 29, 30 и 31, триггер 32 и элементы ИЛИ 33, 34 и

35.

Блок 14 содержит триггеры 36 и 37, элементы И 38 и 39 н элемент ИЛИ 40.

Демодулятор работает следующим образом.

Поступающие на вход демодулятора сигналы фильтруются в фильтрс 4 и ограничиваются в ограничителе 5.

Прямоугольная последовательность частотно-манипулированных импульсов с ограничителя 5 поступает на цепь 6. С выхода цепи 6 короткие импульсы, соответствующие переходам входных сигналов через нуль, поступают на блок 7.

Блоком 7 по сигналам цепи 6 вырабатываются импульсы начала деления частоты опорных колебаний генератора 1, огра. ниченных в ограничителе 2 делителем 3 и импульсы опроса дешифратора 9 и блока 8, следующие с периодом частоты действующего на входе сигнала. Импульсы начала деления частоты следуют непосредственно за импульсами опроса и устанавливают в исходное состояние делитель 3. После импульса начала деления делитель 3 начинает делить частоту опорных колебаний. Процесс деления продолжается до прихода импульса опроса, т. е. промежуток времени, равный периоду частоты входного сигнала.

Если на входе демодулятора действуют сигналы, соответствующие единичному и нулевому разрядам посылки с частотами, находящимися в рабочей полосе частот демодулятора, то за периоды входных сигналов делитель 3 будет принимать такие состояния, что блок 8 по ним и по импульсам опроса с блока 7 будет формировать сигналы, QTKpbIBBIoIllèå блок 10, а дешифратор 9 дешифрировать состояния делителя 3 н сигнал импульса опроса с блока 7 сигналами на своих выходах.

При действии на входе демодулято;)а сигнала единичного разряда посылки на одном и при действии сигнала нулевого разряда на другом выходах дешифратора 9 появляются импульсы, число которых равно числу периодов характеристических

Пб

ЗО

56

G0

65 частот, приходящихся на разряды наций.

В исходном состоянии в блоке 11 счстчик 15 удерживается в нулевом состоянии единичным потенциалом, поданным на его установочный вход с инверсного выхода триггера 17, а основной вход счетчика 15 закрыт за счет подачи на управляющий вход элемента И 16 нулевого потенциала с прямого выхода трипера 17. Дсшифраторы 18 и 19 запрограммированы на дешифрацию состояний счетчика 15, соответствующих единичному и нулевому разрядам посылок соответственно и в зависимости от скорости передачи информации (от длительности разрядов посылки).

В блоке 12 счетчик 20 удерживается в нулевом состоянии единичным потенциалом, поданным на его установочный вход через элсмент ИЛИ 25 с выхода элемента И 26, на входы которого поданы единичные потенциалы с инверсных выходов триггеров 17 и 27. Дешифраторы 22 и 23 запрограммированы на дешифрацшо состояний счетчика 20, изменяемых по сигна.там с выхода первого ограничителя 2, соответствующих признаков наличия и окончания разрядов комбинаций в соответствии со скоростью передачи информации. Счетчик 21 удерживается в нулевом состоянии единичным потенциалом, поданным па его установочный вход с инверсного выхода триггера 24. Программируемый дешифратор 28 запрограммирован на дешифрацгпо состояний счетчика 21, изменяемых по сигналам от дешифратора 23, соответствующих признаку окончания всей принимаемой информации в зависимости от выбранной скорости передачи информации.

В блоке 13 триггер 32 находится в исходном состоянии, при котором единичный потенциал находится на инверсном выходе триггера 32.

В блоке 14 триггеры 36 и 37 находятся в исходных состояниях, при которых единичные потенциалы находятся на инверсных выходах, при этом единичный потенциал с инверсного выхода триггера 36 подан на дополнительный вход блока 10 и обеспечивает подключение выхода дсшифратора 9, на котором появляются импульсы, соответствующие единичным разрядам посылок, к входу блока 11.

При поступлении на вход демодулятора сигнала с характеристической частотой сдиничного разряда импульсы с выхода блока 10 поступают на вход блока 11.

Триггер 17 от первого же импульса изменяет свое состояние и разрешает работу счетчиков 15 и 20. В результате начинаются два процесса — опознания разрядовпосылок и формирования признаков принимаемых посылок. 1(огда на вход блока 11 поступит число импульсов, которое установит счетчик 15 H co To HH,;iñøíôðè794764

I15

7 русмос дсшифратором 19, то си налом с вь.хода дешифратора 19 триггер 32 блока 13 изменит состоянис и тем самым обеспечит обработку единичного разряда.

При дальнейшем поступлении импульсов на вход блока 11 счетчик 15 установится в такое состояние, при котором дешифратор 18 выработает сигнал, который через элемент И 29 поступит на триперы 27, 36 и через элем íò ИЛИ 34 на установку в исходное состоя нне триггера 17. Уста но вка триггера 27 обеспсчит работу блока 12 на продолжении всей посылки, а триггсра 36 — переключение блока 10, установку триггера 37 в единичное состояние через элемент II 38 по сигналам признака разряда комбинации с дешифратора 22, отпирание элемента И 30 и запирание элемента

И 29.

При поступлении на вход демодулятора сигнала нулевого разряда блок 11 функционирует описанным выше способом, но теперь сигнал с дешифратора 19 через элемент И 30, элемент ИЛИ 34 поступает на установку и исходное состояние триггера 17 и триггера 36, что обеспечивает установку в нулевое состояние триггера 37 через элемент И 39 и элемент ИЛИ 40 по сигналу признака разряда посылок с дешифратора 22, переключение блока 10 и отпирание элемента И 29 и запирание элемента И 30.

При формировании признака окончания разряда сигнал окончания разряда с выхода дешифратора 23 через элемент ИЛИ 34 приводит блок 11 в исходное состояние, установку счетчика 20 в нулевое состояние через элемент ИЛИ 25 и разрешение подсчета числа разрядов посылок счетчиком 21 за счет установки триггера 24.

Описанным выше способом происходит демодуляция разрядов принимаемых посылок. Окончание формирования разрядов принимаемых посылок происходит по последнему разряду посылок, либо по сформированному сигналу дешифратором 28, подаваемому через элемент ИЛИ 35 на установку в исходное состояние блоков 12, 13 и 14, а через элемент ИЛИ 34 на установку в исходное состояние блока 11.

Если будет сформирован сигнал признака разряда посылок дешифратором 22 при условии запуска триггера 17 от помех, то этот сигнал через элемент И 31 и элемент ИЛИ 35 приведет все узлы демодулятора в исходное состояние.

Введение в демодулятор блока опреде.ления разряда принимаемой посылки решающего блока, а также схем управления и формирования разрядов принимаемой информации и наличие вручную либо автоматически программируемых дешифраторов позволяет полностью исключить временные искажения разрядов принимаемых посылок.

Формула изобретения

1. Цифровой демодулятор сигналов частотной телеграфии, содержащий блок ключей, дешифратор, блок определения рабочей частоты, делитель частоты, блок запуска, два ограничителя, дифференцируюшую цепь, полосовой фильтр и опорный генератор, выход которого подключен к входу первого ограничителя, выход которого соединен с первым входом делителя частоты, второй вход которого соединен с первым выходом блока запуска, второй выход которого соединен с первым входом блока определения рабочей частоты и с псрьым входом дешифратора, второй вход котороIO СОЕДИНЕН С ПСРВЫМ ВЫХОДОМ ДЕЛИГСЛЯ частоты, второй выход которого подключен к второму входу блока определения рабочей частоты, выход которого соединен с первым входом блока ключей, второй вход которого соединен с первым выходом дешифратора, второй выход которого подключен к третьему входу блока ключей, кроме того, выход полосового фильтра подключен к входу второго ограничителя, выход которого соединен с входом дифференцирующей цепи, выход которой подключен к входу блока запуска, отличающийся тем, что, с целью уменьшения временных искажений сигналов, введены блок формирования разрядов принимаемой информации, блок управления, решающий блок и блок определения разряда принимаемой посылки, первый вход которого соединен с выходом блока ключей, второй вход блока определения разряда принимаемой посылки соединсн с первым выходом блока управления, второй выход которо о подключен к первому входу решающего блока и к первому входу блока формироьания разрядов принимаемой информации. трстий выход блока управления подключен

6JI0K3 формирования разрядов принимаемой информации и к второму входу решающего блока, четвертый выход блока управления соединен с третьим входом блока формирования разрядов принимаемой информации, четвертый вход которого соединен с первым выходом решающего блока и с первым входом блока управления, пятый вход блока формирования разрядов принимаемой информации соединен с вторым выходом решающего блока и с вторым входом блока управления, третий вход которого соединен с четвертым входом блока ключей и с первым выходом блока формирования разрядов принимаемой информации, четвертый вход блока управления соединен с третьим выходом решающего блока, пятый вход блока управления соединен с вторым вы. ходом блока формирования разрядов принимаемой информации и с пятым входом блока ключей, шестой вход блока управ794764

9 ления соединен с псрвым выходом блока определения разряда принимаемой посылки, второй выход которого соединен с третьим входом решающего блока, третий выход блока определения разряда принимаемой посылки соединен с седьмым входом блока управления, при этом выход первого ограничителя подключен к четвер. тому входу решающего блока.

2. Демодулятор по п. 1, отл ичаюшийся тем, что блок определения разряда принимаемой посылки выполнен в виде двух дешифраторов, триггера, счетчика, элемента И, первый вход которого соединен с первым входом триггера, первый выход которого подключен к второму входу элемента И, выход которого соединен с первым входом счетчика, второй вход которого соединен с вторым выходом триггера, выход счетчика соединен с входами дешифраторов, при этом первый вход элемента И, второй вход триггера и выход дешифраторов являются соответственно входами и выходами всего блока.

3. Демодулятор по п. 1, о т л и ч а юшийся тем, что решающий блок выполнен в виде трех дешифраторов, двух счетчиков, элемента ИЛИ, элемента И и двух триггеров, выход первого триггера подключен к первому входу элемента И, вы«од которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с первым входом второго триггера и с первым входом первого счетчика, второй вход которого соединен с выходом второго триггера, выход первого счетчика соединен с входом первого дешифратора, выход элемента ИЛИ соединен с первым входом второго счстчика, выход которого соединен с входом второго и третьего дешифрагоров, выход второго дешифратора соединен с первым входом первого счетчика, причем входы первого триггера, второй вход второго триггера, вторые входы элемента И и второго счетчика, а также выходы дешифраторов являются соответственно входами и выходами всего блока.

4. Демодулятор по п. 1, отл ичаю. шийся тем, что блок управления выполнен в виде трех элементов ИЛИ, триггера

10 и тре«элементов И, выход первого элемента И соединеи с первым входом первого элемента ИЛИ. второй в«од которого соединен с выходом второго элемента И и с первым в«одом второго элемента

ИЛИ, второй вход которого соединен с третьим входом первого элемента ИЛИ, с выходом третьего элемента ИЛИ и с первым входом триггера, выход которого coe ð динсн с первым входом третьего элемента И, второй вход триггера соединен с псрвым входом второго элемента И, выход третьего элемента И соединен с первым входом третьего элемента ИЛИ, r ричсм

15 два входа первого элемента И, второй вход третьего элемента И, второй в«од третьего элемента ИЛИ, третий и четвертый входы первого элемента ИЛИ, первый и второй входы второго элемента И и вы«оды первого и второго элемента ИЛИ, псрвого элемента 1Л являются соотвстствсHHî в«одами и выходами всего б, Iîêа.

5. Демодулятор по. п. 1, отл и ча юшийся тем, что блок формирования разрядов принимасмой информации выполнен в виде дву«элементов И, элемента ИЛ1 1, двух триггеров, первый вы«од первого триггера подключен к первому входу первого элемента И, второй вход которого соединен зо с первым входом второго элемента И, второй вход которого соединен с вторым выходом первого триггера, выход второго элемента И подключен к первому в«оду элемента ИЛИ, выход которого соединен с первым входом второго триггера, второй вход которого соединен с выходом первого элемента И, причем входы первого триггера, вторые и третьи входы элемента

ИЛИ, вход второго элемента И, первый и

4р второй выходы первого триггера являются соответственно входами и вы«одами вссг o блока.

45 Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

М 545091, кл. Н 041 27/10, 1974 (прото50 тип).

-794764

1(корректор О. Тюрина

Изд. М 100 Тнрагк (12

ВН11ИПИ Государсгвспиого комитета СССР по делам изобретений и открытии

113035, Москва, 5Ê-35, Раушская паб., д. 4/5

Подиисlloc

Загорская типография . тпрпо III! ðà<ðèçäàòà Мособлпсполкома

Редактор Г. Петрова

Заказ 1066

Составитель Е. Смирнова

Тсхред И. Пенчко