Ассоциативный запоминающийэлемент
Сеюз Советскмх
Сецмаамстмческмк
Рес ублмк
ОП ИСАНИЕ
ИЗОБРЕТЕНИЯ
k АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
ill>805412 (61) Допсюмительмое к авт. свмд-ву— (22} Заявлемо16. 04. 79 (21) 2753041/18-24 с присоединением заявки йо . (23) Приоригет
Опубликовано 1502.81. Бюллетень М 6
Дата опубликоваиия описамия 15 02 81 (51)hh. Кл.з
G 11 С 15/04
Гвсуларствсииыя комитет
СССР
II0 ясавм иэобретеиий к етврыткй (53) УДК 681. 327 (088. 8) (72) Автор изобрегения
Б- В. Варашенков нИ<<, (71) Заявитель
l 541 АССОЦИАТИВНЫИ ЗАПОМИНАЮЩИЙ ЭЛЕМЕНТ
Изобретение относится к запоминающим устройствам.
Известен ассоциативный запоминающий элемент, выполненный на МДП-транзисторах статического типа с возможностью маскирования при записи информации (1).
Недостаток его в том, что он содержит значительное количество транзе.сто -ов .
Наиболее близким ;ехническим решением к изобретению является ассоциативный запоминающий элемент,со держащий основной и вспомогательный накопительные конденсаторы, транзистор считывания, транзистор записи, запоминающий транзистор, адресный транзистор, шины разрядную, адресную, << шину сравнения, выходной транзистор, lину опроса словарную, шину опроса разрядную (2 ).
Недостатком ассоциативного элемента является пониженное быстродействие при операциях ассоциативного поиска вследствие наличия в контуре разряда вспомогательного конденсатора двух последовательно включенных транзисторов и при считывании инФормации на разрядную шину — трех транзисторов. 30
Цель изобретения — повышение быстродействия при операциях считывания и ассоциативного поиска.
Поставленная цель достигается тем, что в ассоциативном запоминающем элементе, содержащем адресныи и выходной транзисторы и транзисторы записи и подготовки, конденсатор, конденсатор переменнои ем.ости, разрядную шину, шину подготовки, адресную шину, шину нулевого потенциала, шины сравнения, опроса и записи, причем стоки адресного транзистора и транзистора записи соединены с затвором выходного транзистора, сток которого соединен с шиной сравнения, исток — с шиной опроса, исток транзистора записи соединен с затвором транзистора подготовки, исток которого подклн:Сен к шине подготовки, исток адресного транзистора соединен с разрядной шиной, затворы адресного транзистора и транзистора записи подключены соответственно к адреснои шине и шине записи, конденсатор включен между стоком транзистора записи. и шиной нулевого потенциала, сток транзистора подготовки соединен с затвором выходного транзистора, а кондепе В случае хранения "1" потенциал затвора выходного транзистора 11 прижимает значение логической "1" вследствие заряда конденсатора 12 импульсом по шине 6 подготовки через открытый по затвору сигналом "1" 60 транзистор 10 подготовки, обеспечивая открытое состояние выходного транзистора 11 и наличие проводимости ме>хду шинами сравнения и опроса 5, соответствует сигналу совпадения 65 тор переменной емкости включен между истоком выходного транзистора и затвором транзистора подготовки. На чертеже изображена принципиальная схема ассоциативного запоминающего элемента. Элемент содержит разрядную шину 1, адресную шину 2, шину 3 нулевого потенциала, шину 4 сравнения, шину 5 опроса, шину подготовки 6, шину 7 записи, адресный транзистор 8, транзистор 9 записи, транзистор 10 подготовки, выходной транзистор 11, конденсатор 12,. конденсатор 13 переменной емкости. B ассоциативном запоминающем элементе стоки транзистора 8 адресного и записи 9 соединены с 15 затвором выходного транзистора 11, сток которого соединен с шиной 4 сравнения, исток соединен с шиной 5 опроса. Исток транзистора 9 записи соединен с затвором транзистора 10 подготовки, исток которого соединен с шиной 6 подготовки. Исток адресного транзистора 8 .соединен с разрядной шиной 1, затворы транзисторов адресного 8 и записи .9 соединены, соответственно, с адресной шиной 2 и шиной 7 записи, сток транзистора 10 подготовки соединен с затвором выходного транзистора 11,а конденсатор 13 переменной емкости включен между истоком выходного транзистора 11 и затвором транзистора 10 подготовки. Элемент работает следующим образом. В режиме поиска "0" в первом так- ЗЗ те производится предварительный разряд конденсатора 12 через адресный транзистор 8, открытый управляющим сигналом по адресной шине 2 при нулевом потенциале разрядной шины 1 и шины б подготовки и высоком потенциале шины 5 опроса. Во втором такте производится опрос состояния конденсатора 13 переменной емкости подачей импульса по шине 5 опроса и шине 6 подготовки при закрытом адресном транзисторе 8, и потенциал затвора транзистора 10 подготовки остается нулевым, выходной транзистор .11 закрыт,.обеспечивая отсутствие проводимости между шиной 4 $0 сравнения и шиной 5 опроса, что соответствует совпадению при поис- ке "0". при поиске "0". B режиме "1" в первом такте производится предварительный заряд конденсатора 12 через адресный транзистор 8, открытый управляющим сигналом по адресной шине 2 при высоком потенциале шины 1 и шины б подготовки и шине 5 опроса. Во втором такте потенциалы адресной шины 2 и шины 6 подготовки устанавливаются нулевыми. В случае хранения "1" транзистор 10 подготовки открыт и разряжает конденсатор 12.до потенциала "0", обеспечивая закрытое состояние выходного транзистора 11, соответствующее сигналу совпадения при поиске "1". В случае хранения "0" разряда конденсатора 12 не происходит, выходной г транзистор 11 открыт, что соответствует сигналу несовпадения при поиске "1". Операция маскирования при поиске выполняется аналогично поиску "0", но во втором такте потенциал шины б подготовки остается нулевым, что обеспечивает закрытое состояние выходного транэситора 11, соответствующее сигналу совпадения, при поиске независимо от хранимой в запоминающем элементе информации. В режиме записи потенциал шины 5 опроса устанавливается нулевым и производится подключение конденсатора 13 переменной емкости к шине 1 с потенциалом логического "0" или "1" через транзистор 8 адресный и транзистор 9 записи, открытые по шинам адресной 2 и записи 7. для маскирования при записи достаточно подать нулевой потенциал на шину 7 записи. Считывание информации производится, на разрядную шину 1 и конденсатор 14 через адресный транзистор 8 и транзистор 10 подготовки при высоком потенциале шины 5 опроса и шины б подготовки. Предварительно при нулевом потенциале указанных шин производится разряд конденсатора 12 через адресный транзистор 8, если операция считывания предшествовала операции поиска. Внутренняя регенерация обеспечивается подключением к конденсатору 13 переменной емкости кон— денсатора 12 через открытый транзистор записи при нулевом потенциале шины 5 опроса после считывания информации на конденсатор 12 при закрытом адреоном транзисторе 8. В предлагаемом ассоциативном запоминающем элементе разряд и заряд конденсатора 12 в процессе выполнения основных операций происходят с меньшей постоянной времени, чем в известном, так как контур разряда конденсатора содержит только один транзистор 10 подготовки, который открывается по затвору высоким уровнем 805412 Формула изобретения Составитель В. Рудаков Редактор Л. Копецкая Техред A.Sàáèíåö Корректор Л. Иван Заказ 10914/76 Тираж 656 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5 Филиал ППП "Патент", .г. Ужгород, ул. Проектная, 4 напряжения, обусловленным суммой напряжений на конденсаторе 13 переменной емкости и шине 5 опроса, что позволяет вывести транзистор 10 подготовки в крутую область вольт-амперных характеристик, а при равном быстродействии использовать транзистор меньших размеров. Предлагаемый ассоциативный запоминающий элемент содержит четыре транзистора при сохранении всех функциональных возможностей известного элемента и более высоком быстродействии. 13 Ассоциативный запоминающий элемент, содержащий адресный и выходной транзисторы и транзисторы записи и подготовки, конденсатор переменной емкости, разрядную шину, шину подго- 2О топки, адресную шину, шину нулевого потенциала, шины сравнения, опро= са и записи, причем стоки адресного транзистора и транзистора записи соединены с затвором выходного транзистора, сток которого соединен -с шиной сравнения, исток — с шиной опроса, исток транзистора записи соединен с затвором транзистора подготовки, исток которого подключен к шине .подготовки, исток адресного транзистора соединен с разрядной шиной, затворы адресного транзистора н транзистора записи подключены,соответственно, к адресной шине и шине записи, конденсатор включен между стоком транзистора записи и шиной нулевого потенциала, о т л и ч а юшийся тем, что, с целью повыаения быстродействия элемента,в нем сток транзистора подготовки соединен с затвором выходного транзистора а конденсатор переменной емкости включен между истоком выходного тран- зистора и затвором транзистора подготовки. Источники информации, принятые во внимание .при экспертизе 1. Прангишвили И. В., Леминтуев В. A., Сонин М. С Элементы за- . поминающих устройств на ИДП-структурах. И., "Энергия", 1978, с. 98120. 2. Авторское свидетельство СССР по заявке 9 2408662, кл. 011 С 15/04, 1976 (прототип).
