Постоянное запоминающее устройство

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

«ii805413

Ф

Д г

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6!) Дополнительное к авт. сеид-ву— (22) Заявлено 30.11. 78 (2!) 2690268/18-24 с присоединением заявки ¹ (23) Приоритет

Опубликовано15. 02. 81Бюллетень ¹ 6

Дата опубликования описания 15,0231 (51)М. Кл.З

Я 11 С 17/00

Государственный комитет

СССР по делам изобретений и открытий (53) УДК 681. 327. 6 (088.8) > k

Ю. С. Яковлев и Е. T. Маковенко, (72) Авторы изобретения

Ордена Ленина институт кибернетики АН--VxpaHHczoA CCP (7 ) Заявитель (54 ) ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

2. Изобретение относится к вычислительной технике и может быть примене.но в системах постоянной памяти.

Известны постоянные запоминаю å устройства. (ПЗУ), которые для повышения информационной емкости содержат дополнительные узлы и блоки, например сумматоры и соответствующие схемы управления (1) и j2 ).

Все ПЗУ разбито на части, при этом требуемые коды чисел формиру- ются на выходе сумматора как сумма нескольких слагаемых, считанных из разных частей накопителя. Понижение быстродействия устройства,объясняемое дополнительными задержками выходных сигналов, например при выполнении операции сложения в сумматоре, существенно ограничивает область применения устройства и снижает его надежность.

Известно также ПЗУ, которое, с целью расширения информационной емкости, содержит дополнительные схемы, такие как счетчик, схемы И, ИЛИ, НЕ, узел сравнения и др. (3).

Однако в этом устройстве осуществляют плотное заполнение накопителя при наличии "нулей" в последовательности поступления информации при вводе и выводе. Поэтому быстродейст вие и область применения такого ПЗУ также ограничены.

Известны постоянные запоминающие устройства, построенные по классическому.принципу (4 ).

Наиболее близким по технической сущности к изобретению является устройство, содержащее первый де 0 шифратор, входы которого соедйнены с выходами соответствующих млад.ших разрядов регистра адреса, а выходы с соответствующими входами блока накопителя, второй дешифратор, !

5 входы которого подключены к выходам соответствующих старших разрядов регистра адреса, регистр числа, коммутатор, содержащий вентили по числу выходных шин блока накопителя, ин20 формационные входы которого подсоединены к выходным шинам блока накопителя, а управляющие входы подключены к соответствующим выходам второго дешифратора, причем выходы коммутатора подключены к соответствующим входам регистра слова, первые входы всех вентилей подключены к информационным входам коммутатора, а вторые входы вентилей, относящиеся к каждо30 му числовому блоку, объединены и под805413

55 еО б5 ключены к соответствующим управляющим входам коммутатора, выходы одноименных вентилей, относящиеся ко всем числовым блокам, объединены между собой и подключены к соответствующим выходам коммутатора (5 ).

Известное устройство обладает следукк@ими недостатками. Это, во-первых, малое быстродействие, так как при хранении большого массива слов количество числовых блоков, как правило, велико, при этом входное сопротивление каждой адресной шины, содержащей активную и реактивную составляющие, также велико, что тре бует формирования импульса тока опроса достаточно большой длительности и, следовательно, большого времени цикла работы устройства.

В постоянных запоминающих устройствах на ферритовых сердечниках при применении метода шунтирования сердечников невыбранных числовых линеек или метода задания противотока входное сопротивление числовой шины хотя и уменьшается, однако максимальное значение этого сопротивления также будет существенным, так как оно в большой степени зависит от величиныразрядности хранимых слов. Во-вторых, это невысокая надежность, так как количество элементов связи памяти в каждом числовом блоке определяется количеством единиц нулей хранимой информации, что сказывается не только на количестве отказов устройства, но и на соотношении сигнал-помеха в вы ходных шинах каждого числового блока.

Цель изобретения — повышение быстродействия и надежности устройства.

Поставленная цель достигается тем, что в постоянное запоминающее устрой- ство, содержащее регистр адреса, входы которого соединены с кодовыми шинами адреса, первый дешифратор, информационные входы которого соединены с соответствующими первыми выходами регистра адреса, накопитель, входы которого соединены с соответствующими выходами первого дешифратора, второй дешифратор, информационные входы которого соединены с соотве гствующими вторыми выходами регистра адреса, коммутатор, первые информационные входы которого соединены с соответствующими выходами аФопителя, а управляющие входы — с соответствующими выходами второго дешифратора, регистр слова, информационные входы которого соединены с соответствующими выходами коммутатора, блок управления, вход которого соединен с шиной обращения, причем управляющие входы дешифраторов и регистра слова соединены с соответствующими выходами блока управления, введен дополнительный накопитель, причем входы дополнительного накопителя подключены к соответствующим выходам второго дешифратора, а выходы — к соответствующим вторым информационным входам коммутатора.

На чертеже схематически показано устройство.

Устройство содержит регистр 1 адреса, входы которого подключены к кодовым шинам 2 адреса, а выходы 3 младших разрядов — к соответствующим входам первого дешифратора

4, первый накопитель 5, содержащий числовые блоки 6, адресные входы 7 и выходы 8, второй дешифратор 9, входы которого подключены к соответствующим выходам 10 старших разрядов регистра 1 адреса, дополнительный накопитель 11 с адресными входами 12 и выходами 13, коммутатор

14, вторые информационные входы которого подключены к соответствующим выходам 13 дополнительного накопителя 11, а первые информационные входы — к соответствующим выходам

8 Первого накопителя 5.При этом управляющие входы 15 коммутатора 14 подключены к соответствующим адресным входам 12 и одноименным выходам второго дешифратора 9.

Кроме того, :, устройство. содержит регистр 16 слова, входы 17 которого подключены к соответствующим выходам коммутатора 14, блок 18 управления, вход которого подключен к шине 19 обращения, а выходы соответственно подключены к управляющим входам регистра 1 адреса, первого дешифратора

4, второго дешифратора 9 и регистра

16 слова.

Регистр 1 адреса, регистр .16 слова, первый дешифратор -4, второй дешифратор 9 могут быть выполнены по известным классическим принципам f41.

Накопитель 5 также может быть выполнен по известным классическим принципам (см. Брик Е. А. Техника

ПЗУ, N. "Советское радио", 1973) и содержать числовые брюки, причем каждая адресная шина накопителя проходит последовательно через одноименные числовые линейки всех числовых блоков и подключена к соответствующему адресному входу 7 накопителя 5 (на чертеже числовые линейки условно обозначены пунктирными, а числовые блоки штрихпунктирными линиями). Каждый числовой блок б обладает выходными шинами (по количеству разрядов числового блс ка), которые подключ ны к соответствующим выходам 8 накопителя 5. Дополнительный накопитель 11 также может быть выполнен по известным классическим принципам. Количество адресных входов 12 (а следовательно, ячеек памяти) дополнительного накопителя 11 соответствует количеству числовых блоков б накопителя 5, причем первый по порядку адресный вход

805413

12 второго блока накопителя 11 соответствует первому числовому блоку б первого блока накопителя 5, второй адресный вход 12 — второму числовому блоку .6 и т.д.

Кроме того, количество разрядов каждой ячейки памяти дополнительного накопителя 11 поставлено в однозначное соответствие с количеством разрядов, а следовательно, с коли чеством выходов 8 соответствующего числового блока б накопителя 5, так что если количество разрядов слов, подлежащих хранению в ПЗУ (следовательно, и количество разрядов регистра 16 слова) равно И, а количество разрядов i -й по порядку ячейки хранимого слова второго блока накопителя 11 равно fn„, то соответствующее ему количество разрядов

1 -го числового блока б первого блока накопителя 5 равно К = И вЂ” Я

1 1

Накопители 5 и 11 могут быть выполнены с применением любых эле" ментов связи (элементов памяти, кото;рые на чертеже условно обозначены наклонными черточками), при этом существо изобретения не изменяется.

Коммутатор 14 предназначен для подключения к соответствующим входам 17 регистра 16 слова (И вЂ” e„ ) выходов 8 выбранного в соответствии с кодом адреса (-ro числового блока

6 первого блока накопителя 5 и одновременно к другим соответствующим входам 17 этого же регистра 16 181 выходов 13 дополнительного накопителя 11. При этом каждый из управляющих сигналов, поступающих на вход

15 коммутатора 14, поставлен по номеру в однозначное соответствие с номером адресного входа 12 блока накопителя 11, номером числового блока 6 накопителя 5 и номером выхода

Фгорого дешифртора 9. Так, например, наличие управляющего сигнала на первом по порядку входе 15 коммутатора 4 соответствует наличию выходного. .сигнала на первом выходе второго дешифратора 9, а также наличию этого же сигнала на первом по порядку ад ресном входе 12 дополнительного нако,:пителя 11, который считывает на его выходы 13 слово с количеством разрядов М . При этом коммутатор 14 при дейтствии управляющего сигнала на первом входе 15 подключает на соответсвующие входы 17 регистра

16 слова и1 выходов 13 второго блока накопителя 11 и одновременно на остальные соответствующие входы 17

1(< =- И„-И 1 выходов 8 первого числового блока б первого блока накопителя 5, так что на регистр 16 заносится И -разрядное слово, подлежащее хранению в ПЗУ.

Коммутатор 14 может быть выполнен на вентилях 2О, объединенных в группы 21, количество которых равно количеству числовых блоков 6 накопителя 5 ° Количество вентилей 20 в каждой группе 21 равно количеству разрядов регистра 16 слова и, следовательно, количеству разрядов слова, подлежащих хранению в ПЗУ.

Устройство работает следующим образом.

Пусть имеется множество М слов разрядностью n,ïîäëåæàùèõ хранению, в постоянном запоминающем устройст ве. В этом множестве всегда можно отыскать слова подмножества

А (1 = 1,2,...р), в каждом из которых значения 1и„ разрядов иэ И совпадают со значениями одноименных

15 разрядов всех слов подмножества, т.е. в каждом подмножестве А Ь.( разрядов являются общими для всех слов подмножетства А1. Выделенные разряды Ьцобразуют слово С(„., котоЩ рому присваивают индекс подмножества, из которого оно образовано. Из кажо дого подмножества А„образуют подмножество И с разрядностью слов (h-м.(), которое хранят в 1-ом числовом блоке, а соответствующее ему слово Ц с количеством разрядов хранят в дополнительном накопителе

11, причем 1-ому числовому блоку б соответствует j-oe слово в дополнительном накопителе 11, т.е.

i-й адресный вход 12.Таким образом максимальное количество слов в дополнительном накопителе 11 равно количеству числовых блоков б,содержащих подмножества B., а коли35 чество разрядов (выходой 13) второго блока накопителя 11 равно максимальному значению величины и;. При этом всегда М (И .

При обращении к постоянному за4р поминающему устройству на шине 19 выставляют сигнал обращения, который поступает на соответствующий вход блока 18 управления. Блок 18 управления вырабатывает на своих выходах управляющие сигналы, которые

4 в соответствующие моменты времени поступают на управляющие входы регистра 1 адреса первого дешифратора

4, второго дешифратора 9 и регистра

16 слова, разрешая их функционироИ ванне.

Код адреса, поступающий по кодовым шинам 2 адреса, заносят на регистр 1 адреса,при этом младшие разряды кода адреса с выходов 3 регист ра 1 адреса поступают на соответствующие входы первого дешифратора

4, а старшие разряды с выходов 10 этого же регистра поступают соответственно на входы второго дешифращр тора 9.

Первый дешифратор 4 на одном из своих выходов в соответствии с кодом адреса вырабатывает сигнал опроса, который поступает на соответ-.

65 ствующий адресный вход 7 и воздей805413

15

25

50

55 ствует на элементы связи (памяти ) последовательно включенных числовых линеек, по одной в каждом числовом блоке б.

На выходах 8 первого блока накопителя 5 появляются выходные сигналы, соответствующие кодам алов подмножества В, записанных в выбранных числовых линейках всех числовых блоков 6. Эти выходные сигналы поступают на соответствующие первые входы .коммутатора 14. Второй дешифратор 9 вырабатывает в соответствии со значениями старших разрядов кода адреса на одном из своих q --ux выходов сигнал, который поступает на соответствующий выбранному 1 — oìó числовому блоку 1 -й адресный вход

12 дополнительного накопителя 11 для считывания слова а„, М; разрядов которого являются общими для всех слов подмножества В„, находящихся в выбранном числовом блоке.

Этот we сигнал с выхода второго дешифратора 9 поступает также на соответствующий управляющий вход 15 коммутатора 14, разрешая прохождение через коммутатор 14 соответствующих сигналов как с выходов 8 выбранного числового блока б, так и с выходов 13 дополнительного накопителя 11.

При этом на входы регистра 16 слова поступает нужное слово исходного множества N, сформированное путем пристыковки соответствующих (И- И„.) разрядов, считанных из -го числового блока 6, и М, разрядов, считанных из дополнительного накопителя 11.

Выходные сигналы, считанные с остальных числовых блоков 6, на выходы регистра 16 слова не проходят, так как на остальных управляющих входах коммутатора 14 сигналы раз— решения отсутствуют.

По сравнению с извс стным устройством при той же информационной емкости входное сопротивление адресной шины уменьшается, так как уменьшается количество элементов памяти, принадлежащих выбранной адресной шине. При этом соответственно уменьшаетСя и длина каждой адреснои шины, а также общее количество элемеHToB памяти накопителя. Все зто приводит к уменьшению времени переходных процессов во входных цепях накопителя, к уменьшению различного рода наводок и, следовательно, к повышению быстродействия и надежности устройства.

Так как емкость памяти второго блока накопителя черезвычайно мала, а. возбуждение его адресных входов осуществляют от второго дешифратора, не связанного с первым дешифратором, то применение дополнительного накопителя 11 не сказывается на снижении положительного эффекта.

Формула изобретения

Постоянное запоминающее устройство, содержащее регистр адреса, входы которого соединены с кодовыми шинами адреса, первый дешифратор, информационные входы которого соединены с соответствующими первыми выходами регистра адреса, накопитель, входы которого соединены с соответствующими выходами первого дешифратора, второй дешифратор, информационные входы которого соединены с соответсвующими вторыми выходами регистра адреса, коммутатор, первые информационные входы которого соединены с соответствующими выходами накопителя, а управляющие входы — с соответствующими выходами второго дешифратора, регистр слова, информационные входы которого соединены с соответствующими выходами коммутатора, блок управления, вход которого соединен с шиной обращения, причем управляющие входы дешифраторов и регистра слова соединены с соответствующими выходами блока управления,. о т л и ч а ю щ е е с я тем,что,с целью повышения быстродействия и надежности устройства, в него введен дополнительный накопитель, причем входы дополнительного накопителя подключены к соответствующим выходам второго дешифратора, а выходы — к соответствующим вторым информационным входам коммутатора.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 449900118844, кл. G 11 С 17/00, 1975.

2. Авторское свидетельство СССР

9 446688330044, кл. С 11 С 17/00, 1975.

3. Авторское свидетельство СССР

Р 488255, кл. G 11 C. 9/00, 1975.

4. Брик Е. Р.. Техника ПЗУ. N., "Советское радио"., 1973.

5. Авторско свидетельство АЗССР

Р 461451, кл. G 11 С 17/00, 1975 (прототип).

805413

Составитель В. Костин

Редактор М. Циткина Техред М.Коштура Корректор E. Рошко

Заказ 10914/76 . Тираж 656 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4