Интерполятор

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскни

Соцналнстнческни

Республнк ()809195 (61) Дополнительное к авт. свид-ву—

,22) Заявлено 02.10.78 (21) 2668795/18-24 с присоединением заявки №вЂ” (23) Приоритет—

Опубликовано 28.02.81. Бюллетень № 8

Дата опубликования описания 28.02.81 (51) М.К . б 06Г15/31

Гевударстееииый конитет оо делан изебретеиий и открытий (53) УДК 681.325 (088.8) Г

И. Н. Титова, Г. M. Бабаева, Т. П. Иванкина, Ю. С. 1)цковКДСЩЩЦ, 1и

Т. И. Максименко и Ю. С. Парижский

ТЕХНО Щ (;1Щй

ЧьЛ ;.Т;-,.;;„. (72) Авторы изобретения (71) Заявитель (54) ИНТЕРПОЛЯТОР

Изобретение относится к автоматике и вычислительной технике, в частности к интерполяции цифровых сигналов с полосовым спектром.

Известен интерполятор, содержащий запоминающие ячейки, электронные переключатели, операционный усилитель и формирователь выходного сигнала, выполненный на резистивной матрице (1).

Недостатком известного интерполятора является искажение частотного спектра сигнала, обусловленное линейным характером интерполяции между опорными значениями сигнала и скачкообразным изменением производных сигнала в опорных точках.

Известен также интерполятор, содержащий накопитель, выполненный на ячейках памяти, множительные блоки, сумматор, регистр сдвига и блок управления (2).

Недостатком данного интерполятора является сложность реализации и пониженная точность передачи полосового спектра.

Наиболее близким к предлагаемому является интерцолятор, содержащий формирователь разности, подключенный первым входом к многоразрядному выходу первого регистра, соединенного входом с информа2 ционным входом интерполятора и подключенного выходом с входом первого из группы последовательно соединенных регистров, выходы которых подключены к дополнительным входам формирователя разности (33.

Формирователь разности, вычисляющий раз5 ность (и — 1)-ro порядка, соединен выходом через согласующий делитель с входом первого интегратора из группы (n — !) последовательно соединенных интеграторов, каждый из которых выполнен на сумматоренакопителе, формирователе постоянной составляющей и вычитателе (3).

Недостатком указанного интерполятора является высокая сложность, обусловленная использованием большого числа регистров, сложностью выполнения интеграторов и использованием формирователя разности, определяющего разность высокого порядка.

Цель изобретения — упрощение интерполятора при сохранении быстродействия и высокой точности передачи спектра входного сигнала.

Поставленная цель достигается тем, что интерполятор, содержащий формирователь разности, подключенный первым входом к многозарядному выходу регистра, содер809195

50

55 жит группу экспоненциальных усреднителей, формирователь сигнала переполнения, оперативное запоминающее устройство, формирователь адреса и инвертор, подключенный входом к информационному входу ин.терполятора, а выходом — к первому информационному входу оперативного запоминающего устройства, соединенного вторым информационным входом с многоразрядным выходом регистра, адресным входом — с выходом формирователя адреса, а выходом — со вторым входом формирователя разности, подключенного выходом через формирователь сигнала переполнения к информационному входу регистра, вход обнуления которого соединен с шиной синхронизации, а многоразрядный выход регистра подключен к многоразрядному входу первого экспоненциального усреднителя со сдвигом в сторону его младших разрядов, причем многоразрядный выход каждого i-го экспоненциального усреднителя (1

На чертеже изображена блок-схема интерполятора.

Интерполятор содержит инвертор 1, подключенный входом к информационному входу интерполятора, а выходом — к первому информационному входу оперативного sanoминающего устройства 2, подключенного вторым информационным входом к первому входу формирователя 3 разности и к многоразрядному выходу регистра 4. Регистр 4 соединен входом обнуления с шиной 5 синхронизации, а информационным входом— с выходом формирователя 6 сигнала переполнения. Вход формирователя 6 подключен к выходу формирователя 3 разности, второй вход которого соединен с выходом оперативного запоминающего устройства 2, подключенного адресным входом к выходу формирователя 7 адреса. Многоразрядный выход регистра 4 соединен с многоразрядным входом первого экспоненциального усреднителя 8 со сдвигом в сторону его младших разрядов. Многоразрядный выход каждого

i-го экспоненциального усреднителя 8 (1 <

+ 1) -го экспоненциального усреднителя 8 со сдвигом в сторону его младших разрядов.

Многоразрядный выход m-го усреднителя 8 подключен к выходу интерполятора.

Интерполятор работает следующим образом.

Опорные значения входного сигнала в цифровом виде, пройдя инвертор 1, поступают в оперативное запоминающее устройство 2 через равные промежутки времени, 10

Зо

45 соответствующие периоду квантования входного сигнала, а в эти же моменты времени регистр 4 обнуляется сигналом по шине 5 синхронизации. Инверсное значение входного сигнала поступает в ячейку оперативного запоминающего устройства 2, номер которой определяет формирователь 7 адреса.

Считанное с выхода оперативного запоминающего устройства 2 это инверсное значение поступает на второй вход формирователя 3 разности, на первый вход которого подан нулевой сигнал из регистра 4. В формирователе 3 разности из сигнала, поступающего на первый вход, вычитается сигнал, поступающий на второй вход. Результат вычитания — прямое значение входного сигнала с выхода формирователя 3 разности через регистр 4 записывается в ту же ячейку оперативного запоминающего устройства 2 вместо инверсного значения входного сигнала для использования в следующем периоде квантования. После смены адреса па выходе формирователя 7 адреса из запоминающего устройства 2 считывается предыдущее опорное значение входного сигнала, которое поступает на второй вход формирователя 3 разности, на первый вход которого с регистра 4 подано настоящее значение входного сигнала. В формирователе 3 разности формируется разность первого порядка, которая церез регистр 4 записывается в ячейку оперативного запоминающего устройства 2 вместо предыдущего входного сигнала для использования ее в следующем периоде квантования. Со следующей сменой адреса из оперативного запоминающего устройства 2 считывается предыдущая разность первого порядка и поступает на второй вход формирователя 3 разности, на первый. вход которого с регистра 4 подана разность первого порядка за текущйй период квантования. В формирователе 3 разности формируется разность второго порядка, которая через регистр 4 записывается в ячейку оперативного запоминающего устройства 2 вместо предыдущей разности первого порядка для использования ее в следующем периоде квантования. Эти операции повторяются многократно до получения на выходе формирователя 3 разности разности (и — 1)-го порядка. При этом формирователь 6 сигнала переполнения, включенный между выходом формирователя 3 разности и информационным входом регистра 4, позволяет использовать формирователь 3 разности с малой длиной разрядной сетки.

Разность (ц — 1) -го порядка с выхода регистра 4 поступает на вход первого из группы последовательно соединенных экспоненциальных усреднителей 8. В каждом экспоненциальном усреднителе 8 производится интегрирование разности и вырабатывается разность более низкого порядка, которая за счет экспоненциального старения начальных условий с высокой точностью повторяет соответствующую разность входного сигнала. С выхода последнего экспоненциального усреднителя 8 сигнал поступает на выход интерполятора. При выборе количества экспоненциальных усреднителей и максимального значения порядка разности следует установить, что увеличение порядка вычисляемых разностей приводит к более сильному подавлению чзкочастотных составляющих входного сигнала, а увеличение количества экспоненци альных усреднителей — к более сильному подавлению высокочастотных составляющих сигнала. Указанное обстоятельство позволяет обеспечить заданные требования к частотной характеристике интерполятора для каждого конкретного случая. Использование поразрядного сдвига при соединении между собой регистра 4 и экспоненциальных усреднителей 8 позволяет обеспечить заданный коэффициент передачи интерполятора без использования согласующего делителя. При этом величина сдвига зависит от тига используемых усреднителей 8 и потребного вида частотной характеристики спектра интерполируемого сигнала. При наиболее простом характере реализации усреднителей 8 (у которых коэффициент передачи для постоянной составляющей равен 2, где P — целое число) число разрядов Р1, на которое необходимо выполнять сдвиг в соединениях между собой регистра и усреднителей, определяется спектром интерполируемого сигнала и постоянной времени усреднителя, определяющей его частотную характеристику, где справедливо соотношение P P — 2.

Таким образом, предлагаемый интерполятор за счет использования экспоненциальных усреднителей и упрощения вычисления разности (и — 1) -го порядка позволяет упростить реализацию интерполятора, что в свою очередь обеспечивает более высокую надежность его работы.

Формула изобретения

Интерполятор, содержащий формирователь разности, подключенный первым входом к многоразрядному выход; регистра, отличающийся тем, что, с целью упрощения

5 интерполятора при сохранении быстродействия и высокой точности передачи спектра входного сигнала, он содержит группу экспоненциальных усреднителей, формирователь сигнала переполнения, оперативное запоминающее устройство, формирователь адреса и инвертор, подключенный входом к информационному входу интерполятора, а выходом — к первому информационному входу оперативного запоминающего устройства, соединенного вторым информационным входом с многоразрядным выходом регистра, адресным входом — с выходом формирователя адреса, а выходом — со вторым входом формирователя разности, подключенного выходом через формирователь сигнала переполнения к информационному входу регист20 ра, вход обнуления которого соединен с шиной синхронизации, а многоразрядный выход регистра подключен к многоразядному входу первого экспоненциального усреднителя со сдвигом в сторону его младших раз-. рядов, причем многоразрядный выход каж25 дого i-го экспоненциального усреднителя (1 i (m, где m — количество усреднителей) соединен с многоразрядным входом (i + f )-го экспоненциального усреднителя со сдвигом в сторону его младших разрядов, зв а многоразрядный выход m-го экспоненциального усреднителя подключен к выходу интерполятора.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

ЗЗ № 5068?3, кл. G 06 и 7)30, 1974.

2. Патент США № 4052605, кл. 364-724, опублик. 1977.

3. Авторское свидетельство СССР по заявке № 2439337!18-24, кл. G 06 G 7/30, 1977 (прототип).

809195

Редактор А. Лежнина

Заказ 18/59

Составитель С. Казинов

Техред А. Бойкас Корректор Н. Стец

Тираж 756 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., -д. 4/5 филиал ППП «Патент», r. Ужгород, ул. Проектная, 4