Запоминающее устройство

 

Союз Соввтскмк

Социалнстическвп

Республик

onисАниE

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВ ИТЕЛЬСТВУ (61) Дополнительное к авт. свмд-ву(22) Заявлено 240878 (21) 2661001/18-24

<>809359

Р1)М. Кл.з

G 11 С 11/00 с присоединением заявкм ЙоГосударственный комитет

СССР по делам изобретений и открытий (23) Приоритет—

Опубликовано 280281 Бюллетень йк8 (Ç) УАК б81. З27. .6(088.8) Дата опубликования описания 28p 281 (72) Авторы изобретения

А, В. Леневич, В. В. Михелев и В.М. Савкин (71) Заявитель (54 ) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к запоминающим устройствам (ЗУ), выполненным на основе полупроводниковых запоминающих элементов.

Известны ЗУ, в которых снижение потребляемой мощности достигается путем подключения к источнику питания элементов строки на время выборки, а в режиме хранения через определенные интервалы времени с целью поддержания информационного содержания элементов строки (13 .

Наиболее близким техническим решением к предлагаемому является запоминающее устройство, содержащее матри- 15 цу полупроводниковых запоминающих элементов, организованных в строки, шины выборки строки в матрице, адресные шины, ключи импульсного питания строк, числовые шины, шины питания, 20 соединенные соответствующим образом (23 °

В данном Зу код адреса числа задается кодовой комбинацией, поступающей по адресным шинам, и сигналами на 25 шинах выборки строки в матрице. Сигналы адресных шин определяют адрес нужной ячейки в запоминающих элементах строки, а сигналы на шинах выборки .строки — нужную строку матрицы. для 30 выполнения операции записи или считывания на одну из шин выборки строки подается разрешающий уровень (например уровень логической "1"), на адресные шины - та или иная кодовая комбинация. При этом на остальные шины выборки строки подается уровень логического "0", в результате чего они находятся в режиме хранения информации.

Недостатком известного Зу является низкая надежность работы, что связано с воэможностью одновременного выбора нескольких строк матрицы в случае поступления от пользователя ложных сигналов выборки строк матрицы, находящихся в режиме хранения при выполнении операций записи или считывания по тому или иному адресу выбранной строки. Это ведет к выходу нз строя отдельных запоминающих элементов строк, так как в каждом разряде числа выходы элементов всех строк обычно объединены непосредственно и не допускают работы при их одновременной выборке. В иных случаях одновременная выборка нескольких строк приводит.к потере информационного содержания ложно выбранных строк, что так809359 же недопустимо в процессе работы устройства.

Цель изобретения — увеличение на дежности работы устройства.

Поставленная цель достигается тем, что в запоминающее устройство, содержащее матричный накопитель, первые входы запоминающих элементов которого подключены к адресной шине, а выходы запоминающих элементов каждого столбца объединены и подключены к соответствующей числовой шине, шины выборки строки, введены элемент "Исключающее ИЛИ" и элементы И, выходы которых подключены к вторым входам запоминающих элементов, первые входы элементов И соединены с выходом элемента "Исключающее ИЛИ", а вторые— с шинами выборки строки и входами элемента "Исключающее ИЛИ".

На чертеже представлена структурная схема запоминающего устройства. 20

Запоминающее устройство содержит матричный накопитель 1, выполненный на запоминающих элементах 2 (полупроводниковых), элементы И 3, элемент

"Исключакщее ИЛИ" 4, числовая шина 5, д адресная шина 6, шины 7 выборки строки.

Устройство работает следующим образом, Сигналы по шинам 7 выборки строки матрицы 1 поступают на входы элементов И 3 и входы элемента "Исключающее

ИЛИ" 4. При поступлении от пользователя сигнала выборки строки лишь по одной шине 7 на входы элементов И 3 с выхода элемента "Исключающее ИЛИ" 4 подается разрешающий уровень, в ре зультате чего сигнал выборки поступает на соответствующую строку запоминающего элемента 2 матрицы 1. В соответствии с кодовой комбинацией на ад- 40 ресных шинах 6 производится операция записи или считывания по тому или иному адресу выбранной строки запоминаю- щего элемента 2.

В слУчае, когда хотя бы по двум . 45 шинам 7 передаются одновременно сигналы выборки строки, элемент "Исключающее ИЛИ" 4 выдает запрещающий ypot вень на входы элементов И 3, в результате чего на входы запоминающих элементов 2 строк матрицы 1 не поступают сигналы выборки строки, а строки автоматически переводятся в режим хранения информации. Такое состояние

ЗУ сохраняется все время, пока на не скольких шинах 7 одновременно присутствуют сигналы выборки строки.

Использование изобретения позволяет исключить случайную выборку одновременно нескольких строк запоминающих элементов матрицы, сохранить информационное содержание всех строк за счет перевода их в режим хранения информации при поступлении одновременно по нескольким шинам сигналов выборки строк, а также исключить опасность выхода из строя запоминающих элементов строк матрицы и потери полезной информации строк при поступлении от пользователя сигналов выборки одновременно по нескольким шинам, что увеличивает информационную надежность работы устройства.

Формула изобретения

Запоминающее устройство, содержащее матричный накопитель, первые входы запоминающих элементов которого подключены к адресной шине, а выходы запоминающих элементов каждого столбца объединены и подключены к соответствующей числовой шине, шины выборки строки, отличающееся тем, что, с целью повышения надежности устройства, в него введены элемент "Ис-.. ключающее ИЛИ" и элементы И, выходы которых подключены к вторым входам запоминающих элементов, первые .входы элементов И соединены с выходом элемента "Исключающее ИЛИ", а вторые— с шинами выборки строки и входами элемента "Исключающее ИЛИ".

Источники информации, принятые во внимание при экспертизе

1. Полевые транзисторы и интегральные .микросхемы. †. "Электроника", 1974, 9 6, с. 63.

2. Патент США 9 3703710, кл. 340173, опублик. 1972 (прототип) .

809359

I

1

I ! ! !

l

Составитель А Амусьева

Редактор Л. Лежнина Техред Ж.Кастелевич Корректор P. Решетник

Заказ 440/68 Тираж 656 Подписное вНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4